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时间:2018-07-25
《基于fpga的线阵ccd数据采集系统 》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、基于FPGA的线阵CCD数据采集系统 摘要:本文介绍了一种基于FPGA的线阵CCD数据采集系统的实现方法。该系统在Altera的CycloneEPlC6Q240C8上实现,使用SoPCBuilder开发组件定制CPU软核处理器和系统所需的IP模块,CPU软核处理器作为微控制器实现逻辑控制和数据采集功能,用硬件描述语言编程实现CCD驱动电路的设计。 关键词:CCD;数据采集;NiosⅡ 引言 CCD(ChargeCoupledDevices,电荷耦合器件)具有光电转换、信息存储等功能,而且
2、集成度高、动态范围大、线性好、信噪比高,在很多领域都得到了广泛应用。CCD有面阵和线阵之分,面阵CCD主要用于摄像、图像处理、数据存储和机器人视觉等领域;线阵CCD的应用也很广泛,像光谱分析、测径,测量微小位移等。 本文介绍了一种在FPGA片内利用SoPC技术实现的线阵CCD数据采集系统,系统中的CCD选用东芝公司的TCDl03D,这是2592像元的二相线阵CCD;ADC选用TLC876,精度为10位,转换速率20MSPS。整个系统在一片FPGA(EPlC6Q240C8)上完成,在QuartusⅡ软件中用硬
3、件描述语言实现CCD的驱动电路和A/D采样控制器的设计。使用SoPCBuilder定制了一个32位软核处理器作为微控制器,协调CCD驱动电路、A/D采样控制电路之间的工作时序,完成数据采集、存储等功能。系统分3部分:硬件电路、驱动电路和数据采集部分。 系统硬件设计 硬件平台结构见图1。系统中的UART和SDRAMController是SoPCBuilder内建的IP核库中的IP模块,通过AvalonBus和NiosⅡCPU相连。SoPCBuilder能自动产生每个模块的HDL文件,同时自动产
4、生一些必要的仲裁逻辑来协调AvalonBus上各功能模块的工作。NiosⅡCPU是系统的核心,协调CCD驱动电路、A/D采样控制电路之间的工作时序,完成数据采集、存储和数据传输。SDRAM作为数据缓存器,软件程序和配置文件存储在外扩的Flash中。系统通过RS—232接口和计算机相连,接收计算机的控制命令。CCD工作时要求驱动脉冲的幅值在11V以上(典型值为12V),因此,CCD模块包含一个电平转换电路,将FPGA输出的电平转换成12V。 驱动电路设计 FPGA具有集成度高、速度快可靠
5、性好及硬件电路易于编程等特点,非常适合驱动电路的设计。CCD驱动电路和AfD采样控制电路在QuartusⅡ软件中编程实现,产生CCD和ADC所需的工作时序。 CCD驱动电路设计 TCDl03D是一种高灵敏度、低暗电流、2592像元的二相线阵CCD图像传感器。分辨率为11Bm,它在4路驱动信号作用下输出OS和DOS信号。正常工作时先输出64个哑元信号,然后连续输出S!-s2592有效像素单元信号。S2~9:信号输出后,又输出28个哑元信号,以后便是空驱动。DOS是补偿输出信号。4路驱动信号分别是转移
6、信号SH、两相时钟信号①,、①,和复位信号RS。SH的周期就是器件的光积分时间。 复位脉冲RS的产生 RS是使输出扩散二极管复位的复位管控制脉冲,复位一次输出一个信号,脉冲占空比为1:3,典型频率为1MHz。RS由U1单元产生。如图2所示,单元内两个D触发器构成一个环形计数器,CLK为4MHz的时钟脉冲,经分频输出两个1MHz、相差90‘的方波脉冲QD和e1,将这两路脉冲经或非门输出,即可形成RS脉冲。除RS脉冲外,U1单元还产生fai—base脉冲和和AD—CLK脉冲。前者频率为0.5MHz,占
7、空比为1:1,用于产生时钟脉冲信号。ADCLK是ADC的采样时钟信号,频率为1MHz。 时钟脉冲中,和中,的产生 时钟脉冲①,、中,的典型频率为0.5MHz,相位相差180’,为避免MOS电容中的信号电荷包向上/下2列模拟移位寄存器的电极转移不完全的情况发生,要求①,、①、在并行转移时有一个大于SH=1持续时间的宽脉冲。在图3所示的电路中(图中①,、①,分别用fail、fai2表示),cntl2b是一个异步清零的加法计数器,当计数值至少大于1341(计数值由光积分时间决定),p1输出高电平,开启d
8、ec4b。dec4b是一个异步清零的减法计数器,输出为1100时,立即产生异步清零信号,将两个计数器全部清零,同时生成中,、①,所需的宽脉冲。 转移脉冲SH的产生 SH是使MOS电容中的信号电荷转移到移位寄存器中的转移栅控制脉冲。如图3所示,dec4b的q3产生的宽脉冲经过一个下降沿触发的DFF,波形滞后q3个CLK周期,两个信号作与运算,即产生SH脉冲。 EN是驱动电路的
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