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1、第七章Verilog数字设计的层次与风格EDA技术与应用教学重点结构（structural）描述行为（behavioral）描述数据流（dataflow）描述7.1Verilog数字设计的层次（1）系统级（SystemLevel）（2）算法级（AlgorithmLevel）（3）寄存器传输级（RegisterTransferLevel）（4）门级（GateLevel）（5）开关级（SwitchLevel）提供源语，建立MOS器件底层模型7.2结构描述结构描述表示电路由哪些基本元件组成。门级结构描述调用内置门元
2、件用户自定义元件（只用于仿真）开关级结构描述调用开关级元件7.2.1Verilog内置门元件pullup，pulldown有驱动强度上拉、下拉电阻rtran，rtrainif0，rtranif1无驱动强度tran，tranif0，tranif1无驱动强度双向开关nmos,pmos,cmosrnmos,rpmos,rcmos无驱动强度MOS开关bufif0，bufif1，notif0，notif1有驱动强度三态门tristatedriverbuf，not多输出门and，nand，ornor，xor，xnor多输
3、入门基本门basicgate元件类型异或非门xnor异或门xor或非门nor或门or与非门nand与门and多输入门门名称符号示意图关键字类别Verilog内置门元件三态门低电平使能三态非门notif0高电平使能三态非门notif1低电平使能三态缓冲器bufif0高电平使能三态缓冲器bufif1非门not缓冲器buf多输出门门名称符号示意图关键字类别Verilog内置门元件1.基本门的逻辑真值表nand有0则1，全1则0，其它xnor有1则0，全0则1，其它xxor01则1，全1则0，全0则0，其它xxnor
4、全0则1，全1则1，01则0，其它xbuf入出相同not01相反，其它xbufif10控则z，1控则同bufif01控则z，0控则同notif10控则z，1控则反notif01控则z，0控则反2.门元件的调用门元件名字<例化的门名字>(<端口列表>)（1）多输入门端口列表顺序(输出,输入1,输入2,输入3……);anda1(out,in1,in2,in3);（2）三态门端口列表顺序(输出,输入,使能控制端);bufif1mytri1(out,in,enable);（3）多输出门端口列表顺序(输出1,输出2,…
5、…,输入);notN1(out1,out2,in);7.2.2门级结构描述门元件实现的4选1MUX【例7.1】调用门元件实现的4选1MUXmodulemux4_1a(out,in1,in2,in3,in4,cntrl1,cntrl2);outputout;inputin1,in2,in3,in4,cntrl1,cntrl2;wirenotcntrl1,notcntrl2,w,x,y,z;not(notcntrl1,cntrl1),(notcntrl2,cntrl2);and(w,in1,notcntrl1,n
6、otcntrl2),(x,in2,notcntrl1,notcntrl2),(y,in3,cntrl1,notcntrl2),(z,in4,cntrl1,cntrl2);or(out,w,x,y,z);endmodule7.3行为描述行为描述表示电路输入信号和输出信号间的逻辑关系。【例7.2】行为描述的4选1MUXmodulemux4_1a(out,in1,in2,in3,in4,cntrl1,cntrl2);outputout;regout;inputin1,in2,in3,in4,cntrl1,cntrl
7、2;always@(in1orin2orin3orin4orcntrl1orcntrl2)case({cntrl1,cntrl2})2’b00:out=in1;2’b01:out=in2;2’b10:out=in3;2’b11:out=in4;default:out=1’bx;endcaseendmodule【例7.3】行为描述的4位计数器modulecount4(clk,clr,out);inputclk,clr;output[3:0]out;reg[3:0]out;always@(posedgeclkor
8、posedgeclr)beginif(clr)out<=0;elseout<=out+1;endendmodule7.4数据流描述数据流描述表示采用持续赋值语句。【例7.4】数据流方式描述的4选1MUXmodulemux4_1c(out,in1,in2,in3,in4,cntrl1,cntrl2);outputout;inputin1,in2,in3,in4,cntrl1,cntrl2;assign
