网络MII接口与详解.doc

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1、硬件部分1MII接口简介：   MII是英文MediumIndependentInterface的缩写，翻译成中文是“介质独立接口”，该接口一般应用于MAC层和PHY层之间的以太网数据传输，也可叫数据接口。（MAC与PHY间的管理接口一般是MDIO）   MII接口的类型有很多，常用的有MII、RMII、SMII、SSMII、SSSMII、GMII、RGMII、SGMII、TBI、RTBI、XGMII、XAUI、XLAUI等。下面对它们进行一一介绍。MII接口TXD(TransmitData)[3:0]：数据发送信号，共4根信号线；RXD(ReceiveData)[3:0]：数据

2、接收信号，共4根信号线；TX_ER(TransmitError)： 发送数据错误提示信号，同步于TX_CLK，高电平有效，表示TX_ER有效期内传输的数据无效。对于10Mbps速率下，TX_ER不起作用；RX_ER(ReceiveError)： 接收数据错误提示信号，同步于RX_CLK，高电平有效，表示RX_ER有效期内传输的数据无效。对于10Mbps速率下，RX_ER不起作用；TX_EN(TransmitEnable)：发送使能信号，只有在TX_EN有效期内传的数据才有效；RX_DV(ReveiveDataValid)：接收数据有效信号，作用类型于发送通道的TX_EN；TX_C

3、LK：发送参考时钟，100Mbps速率下，时钟频率为25MHz，10Mbps速率下，时钟频率为2.5MHz。注意，TX_CLK时钟的方向是从PHY侧指向MAC侧的，因此此时钟是由PHY提供的。RX_CLK：接收数据参考时钟，100Mbps速率下，时钟频率为25MHz，10Mbps速率下，时钟频率为2.5MHz。RX_CLK也是由PHY侧提供的。CRS：CarrierSense，载波侦测信号，不需要同步于参考时钟，只要有数据传输，CRS就有效，另外，CRS只有PHY在半双工模式下有效；COL：CollisionDetectd，冲突检测信号，不需要同步于参考时钟，只有PHY在半双工模

4、式下有效。 MII接口一共有16根线。RMII接口RMII即ReducedMII，是MII的简化板，连线数量由MII的16根减少为8根。TXD[1:0]：数据发送信号线，数据位宽为2，是MII接口的一半；RXD[1:0]：数据接收信号线，数据位宽为2，是MII接口的一半；TX_EN(TransmitEnable)：数据发送使能信号，与MII接口中的该信号线功能一样；RX_ER(ReceiveError)：数据接收错误提示信号，与MII接口中的该信号线功能一样；CLK_REF：是由外部时钟源提供的50MHz参考时钟，与MII接口不同，MII接口中的接收时钟和发送时钟是分开的，而且都

5、是由PHY芯片提供给MAC芯片的。这里需要注意的是，由于数据接收时钟是由外部晶振提供而不是由载波信号提取的，所以在PHY层芯片内的数据接收部分需要设计一个FIFO，用来协调两个不同的时钟,在发送接收的数据时提供缓冲。PHY层芯片的发送部分则不需要FIFO，它直接将接收到的数据发送到MAC就可以了。CRS_DV：此信号是由MII接口中的RX_DV和CRS两个信号合并而成。当介质不空闲时，CRS_DV和RE_CLK相异步的方式给出。当CRS比RX_DV早结束时(即载波消失而队列中还有数据要传输时)，就会出现CRS_DV在半位元组的边界以25MHz/2.5MHz的频率在0、1之间的来回

6、切换。因此，MAC能够从 CRS_DV中精确的恢复出RX_DV和CRS。在100Mbps速率时，TX/RX每个时钟周期采样一个数据；在10Mbps速率时，TX/RX每隔10个周期采样一个数据，因而TX/RX数据需要在数据线上保留10个周期，相当于一个数据发送10次。当PHY层芯片收到有效的载波信号后，CRS_DV信号变为有效，此时如果FIFO中还没有数据，则它会发送出全0的数据给MAC，然后当FIFO中填入有效的数据帧，数据帧的开头是“101010---”交叉的前导码，当数据中出现“01”的比特时，代表正式数据传输开始，MAC芯片检测到这一变化，从而开始接收数据。当外部载波信号消

7、失后，CRS_DV会变为无效，但如果FIFO中还有数据要发送时，CRS_DV在下一周期又会变为有效，然后再无效再有效，直到FIFO中数据发送完为止。在接收过程中如果出现无效的载波信号或者无效的数据编码，则RX_ER会变为有效，表示物理层芯片接收出错。SMII接口SMII即SerialMII，串行MII的意思，跟RMII相比，连线进一步减少到4根；TXD：发送数据信号，位宽为1；RXD：接收数据信号，位宽为1；SYNC：收发数据同步信号，每10个时钟周期置1次高电平，指示同步。CL