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《Linux内核驱动之网络驱动(二)MII接口》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、一MII概述MII，也称媒体独立接口，该接口应用于以太网硬件的MAC层和PHY层之间，使得网络控制器(MAC)可以用相同的硬件接口与多种PHY芯片相连接，MII的类型比较多常用的有MII,RMII,GMII,RGMII。二各种MII详细介绍作为各种MII的始祖，首先还是介绍MII接口很明显MII接口需要使用16根线TX_CLK:发送参考时钟,100Mb网络下,该时钟频率为25MHz，10Mb网络下,时钟频率为2.5MHz.注意TX_CLK时钟是由PHY芯片提供给MAC.TX_EN:发送数据使能,高电平有效TX_ER:发送数据错误提示信号,高
2、电平有效,同步于TX_CLK.TX_ER有效期内传输的数据无效.对于10Mbps速率下,TX_ER不起作用.TXD[3:0]：发送数据线RX_CLK：接收参考时钟,100Mb网络下,该时钟频率为25MHz,10Mb网络下,时钟频率为2.5MHz.当然RX_CLK也是由PHY侧提供的RX_DV:接收数据有效信号,高电平有效RX_ER:接收数据错误提示信号,高电平有效,同步于RX_CLK.RX_ER有效期内传输的数据无效.对于10Mbps速率下，RX_ER不起作用RXD[3:0]：接收数据线CRS:CarrierSense,载波侦测信号,异步信
3、号,只要有数据传输,CRS就有效,另外CRS只有PHY在半双工模式下可以使用,全双工模式下为低电平，即为无效信号.该信号是由PHY芯片提供给MAC。COL:CollisionDetectd，冲突检测信号，异步信号，冲突检测信号只有PHY在半双工模式下可以使用，该信号是由PHY芯片提供给MAC。需要注意的是:TX_ER信号可以不连接，直接拉低即可对于某些主芯片当PHY在全双工模式下时，COL信号为硬件发送流控信号，该信号有效时将阻止数据包的发送或者使得正在发送的数据完成发送。如果不使用硬件流控信号，可以将COL引脚拉低。GMII接口与MII接
4、口相比,标准GMII的数据宽度由4位变为8位,GMII接口中的控制信号如TX_ER、TX_EN、RX_ER、RX_DV、CRS和COL的作用同MII接口中的一样,发送参考时钟GTX_CLK和接收参考时钟RX_CLK的频率均为125MHz(1000Mbps/8=125MHz)需要注意的是：发送参考时钟GTX_CLK，它和MII接口中的TX_CLK是不同的，MII接口中的TX_CLK是由PHY芯片提供给MAC的，而GMII接口中的GTX_CLK是由MAC芯片提供给PHY芯片的，此时TXD、TXEN、TXER信号与此时钟信号同步在实际应用中，绝大
5、多数GMII接口都是兼容MII接口的，所以一般GMII接口都有两个发送参考时钟：TX_CLK和GTX_CLK(此时GMII接口总共有25根信号线比标准GMII接口多了TX_CLK),在用作MII模式时，使用TX_CLK和8根数据线中的低4位数据线。某些GMII接口可能还有RFTCLK信号，由PHY芯片提供给MAC的125MZ参考时钟RGMII接口：RGMII接口即ReducedGMII接口，主要是为了降低千兆网卡的电路连线，将GMII接口的25根信号线减少到12根信号线。RGMII接口支持10M/100M/1000Mb/s。TX_CLK:数
6、据发送参考时钟，千兆模式下为125MHZ,由MAC提供给PHY芯片，TX_CTL和TXD信号与此时钟信号同步。在10/100M模式下为2.5MHZ/25MHZ，PHY提供TX_CLK时钟信号给MACTX_EN:也叫TX_CTL即发送控制信号，同步于TX_CLK，在TX_CLK的上升沿发送TX_EN，下降沿发送TX_ERTXD[3:0]:发送数据线，同步于TX_CLK,RGMII接口将TX/RX数据宽度从8bit变为4bit为了保持1000Mbps的传输速率不变,在TX_CLK上升沿发送GMII接口中的TXD[3:0]，在TX_CLK下降沿发
7、送GMII接口中的TXD[7:4]RX_CLK:数据接收参考时钟，千兆模式下为125MHZRX_DV:也叫RX_CTL即接收控制信号同步于RX_CLK，PHY芯片在RX_CLK的上升沿发送RX_DV,下降沿发送RX_ERRXD[3:0]:接收数据线,和发送数据线一样RGMII同时也兼容100Mbps和10Mbps两种速率，此时参考时钟速率分别为25MHz和2.5MHz下图所示为RGMII接口的时序图
