专用集成电路设计-2010(5).ppt

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1、专用集成电路设计授课教师：张立文电子信息工程学院河南科技大学2009-10-21CMOS与非门；CMOS或非门；CMOS与或非门；CMOS异或门；CMOS同或门；CMOS数据选择器；CMOS三态门和钟控CMOS逻辑电路；CMOS全加器8/17/202124.3全互补CMOS集成门电路CMOS采用正逻辑，由NMOS管组成的逻辑块电路和由PMOS管组成的逻辑块电路分别代替（反相器中)单个NMOS管和单个PMOS管。对于NMOS逻辑遵循“与串或并”的规律；对于PMOS管逻辑块，则遵循“或串与并”的规律。在这种全互补集成电路中，P管数目和N管数目是相等的。管子个数=输入变量数×28/

2、17/202134.3.1CMOS与非门设计F=AB1.电路CMOS与非门电路如图4-21所示，其中NMOS管串联，PMOS管并联，A、B为输入变量，F为输出。图4–21CMOS与非门NMOS“与串或并”PMOS“或串与并”8/17/202142.逻辑功能与非门所用管子数：M=输入变量数×28/17/202153.与非门的RC模型及tr、tf计算图4-22(a)、与非门的RC模型(b)、输出信号上升和下降时间与非门输出信号:下降时间：tf=2.2(RN1+RN2)CL≈2.2×2RN1CL上升时间：tr=2.2RP1CL/2=2.2RP2CL/2（一般情况）tr=2.2RP1

3、CL=2.2RP2CL（最坏情况）8/17/20216(1)、如果要求下降时间与标准反相器相同，则要求RN1减小一倍，那么与非门的NMOS管的宽长比(W/L)N比标准反相器的NMOS管的宽长比(W/L)ON要大一倍，即那么与非门NMOS管宽度W要比标准反相器的NMOS管大一倍。由此可见：(2)、如果要求上升时间tr与下降时间tr一样，则2RN1=RP1，根据，有即PMOS管的尺寸比NMOS管稍大一点。8/17/202174.与非门的版图设计8/17/20218图中一个NMOS的衬底不接地，所以该管的UBS<0,存在体效应，该管的阈值电压将比UBS=0的NMOS管阈值电压要大，

4、约为：5.与非门中的体效应8/17/20219CMOS或非门电路如图所示，NMOS管并联，PMOS管串联。1.电路2.逻辑功能4.3.2CMOS或非门设计F=A+B8/17/202110或非门的RC模型如图所示，由图可得，该电路的延时：(双管导通)(单管导通，最坏情况)3.RC模型及tr、tftr=2.2(RP1+RP2)CL=2.2×2RP1CL上升时间：下降时间：8/17/2021114.或非门的版图设计若要求驱动能力与标准反相器相同，则2RP1=RN1根据，则：N管并联，P管串联，且P管的(W/L)P比N管的(W/L)N要大得多。8/17/202112CMOS与或非门

5、要实现的逻辑函数为：F=AＢ+CD1.电路(1)、NMOS逻辑块电路的设计。根据NMOS逻辑块“与串或并”的规律构成N逻辑块电路，如图4-26所示。4.3.3CMOS与或非门和或与非门设计图4-26NMOS逻辑块电路8/17/202113(2)、PMOS逻辑块电路的设计根据PMOS逻辑或串与并的规律构成PMOS逻辑块电路。8/17/202114(3)、将NMOS逻辑块与PMOS逻辑块连接，接上电源和地，构成完整的逻辑电路，如图所示。图4-28实现与或非运算的电路8/17/2021153.与或非门的RC模型及管子尺寸设计：图中，RP1=RP2≈RP3=RP4,RN1≈RN2=

6、RN3≈RN4。最坏情况下，晶体管驱动CL充电时，S5、S6导通一个，S3、S4导通一个。放电时，S1、S2导通一个。因此有tr=2.2(RP1+RP3)CL=2.2×2RP1CLtf=2.2(RN1+RN2)CL=2.2×2RN1CL(W/L)p=2.6(W/L)N若要求驱动能力一致，RP1=RN1，则：8/17/2021163.另一种与或非门和或与非门电路8/17/202117三态门是具有三种输出状态的逻辑门，这三种状态分别是高电平、低电平和高阻态。与普通反相器不同的是，三态门增加了使能控制信号，如图所示。4.3.4CMOS三态门和钟控CMOS逻辑电路电路逻辑功能8/

7、17/202118第一个反相器由V1、V2组成，并由UDD供电，其输出为A。第二个反相器由V5、V6组成，其输入为B。该反相器是一个特殊的反相器，它不直接接电源UDD，而是由A和A供电，当A为1时才正确加电而工作，而A=0时，第二个反相器的供电电压极性是相反的，所以截止。传输门由V3、V4组成，其控制电压为A和A。4.3.5CMOS异或门设计用两个CMOS反相器和一个CMOS传输门构成的异或门电路如下图。8/17/202119A=0，F=B。当A=1时，传输门截止，第二个反相器工作，B经反相后输出，故A