FPGA设计流程.ppt

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1、第2章FPGA设计流程2.1QuartusⅡ设计流程概述2.2设计输入2.3设计约束和分配2.4设计综合2.5布局布线2.6基于模块的设计2.7仿真2.8时序分析2.9时序逼近2.10用QuartusⅡ完成FPGA设计的实例2.1QuartusⅡ设计流程概述AlteraQuartusⅡ设计软件提供完整的多平台设计环境，能够直接满足特定的设计需要，为可编程芯片系统提供全面的设计工具。QuartusⅡ软件含有FPGA和CPLD设计所有阶段的解决方案。QuartusⅡ的主要设计流程如图2.1所示。图2.1QuartusⅡ的设计流程QuartusⅡ为设计流程中每一个阶段提供

2、的主要工具和功能如下。1)设计输入(DesignEntry)(1)文本编辑器(TextEditor)是一个灵活的工具，用于以AHDL、VHDL和VerilogHDL语言以及Tcl脚本语言输入文本型设计。还可以使用TextEditor输入、编辑和查看其他ASCII文本文件，包括为QuartusⅡ软件或由QuartusⅡ软件建立的文本文件。(2)模块编辑器(BlockEditor)用于以原理图和框图的形式输入和编辑图形设计信息。(3)符号编辑器(SymbolEditor)用于查看和编辑代表宏功能、宏功能模块、基本单元或设计文件的预定义符号。(4)使用MegaWizard

3、Plug-inManager建立Altera宏功能模块、LPM功能和IP功能，用于QuartusⅡ软件和EDA设计输入与综合工具中的设计。2)约束和分配输入(ConstraintandAssignmentEntry)(1)分配编辑器(AssignmentEditor)界面用于在QuartusⅡ软件中建立、编辑节点和实体级别的分配。分配用于在设计中为逻辑指定各种选项和设置，包括位置、I/O标准、时序、逻辑选项、参数、仿真和引脚分配等。(2)引脚规划器(PinPlanner)。Assignments菜单下的引脚规划器中，可视化工具为引脚和引脚组分配提供了另一种途径。它包

4、括器件的封装视图，以不同的颜色和符号表示不同类型的引脚，并以其他符号表示I/O块。引脚规划器使用的符号与器件系列数据手册中的符号非常相似，它还包括已分配和未分配引脚的列表。(3) Settings对话框。可以使用Settings对话框(Assignments菜单)为工程指定分配和选项，可以设置一般工程范围的选项以及综合、适配、仿真和时序分析选项。(4)平面布局图编辑器(FloorplanEditor)可以用来直观地分配资源。(5)设计分区窗口用以建立和修改设计分区。3)综合(Synthesis)(1)可以使用分析和综合(Analysis&Synthesis)模块分析

5、设计文件，建立工程数据库。Analysis&Synthesis使用QuartusⅡIntegratedSynthesis综合Verilog(.v)或者VHDL设计文件(.vhd)。根据需要可以使用其他EDA综合工具综合VerilogHDL或VHDL设计文件，然后生成QuartusⅡ软件使用的EDIF网表文件(.edf)或者VerilogQuartusMappingFile(.vqm)。(2)设计助手(DesignAssistant)依据设计规则，检查设计的可靠性。(3)通过RTLViewer可以查看设计的原理图，RTLViewer包括原理图视图，同时也包括层次结构列

6、表，列出整个设计网表的实例、基本单元、引脚和网络。(4) TechnologyMapViewer提供设计的底级或基元级专用技术原理表征。TechnologyMapViewer包括一个原理视图以及一个层次列表，列出整个设计网表的实例、基本单元、引脚和网络。(5)增量综合(IncrementalSynthesis)是自上而下渐进式编译流程的组成部分，可以将设计中的实体指定为设计分区，在此基础上逐渐进行Analysis&Synthesis，而不会影响工程的其他部分。4)布局布线(Place&Route)(1) Fitter使用由Analysis&Synthesis建立的数

7、据库，将工程的逻辑和时序要求与器件的可用资源相匹配。它将每个逻辑功能分配给最佳逻辑单元位置，进行布线和时序分析，并选定相应的互连路径和引脚分配。(2)完整的增量编译(FullIncrementalCompiler)使用以前的编译结果，确保只有修改过的设计部分需要进行重新编译，因此能够保持设计性能不变，节省编译时间。(3)使用Messages窗口查看适配结果。Report窗口和Report文件的Messages部分以及Messages窗口的Processing标签显示最近编译或仿真产生的信息。(4) Report窗口包含许多部分，可以帮助使用者对Fitter以布局