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时间:2019-04-29
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1、图2.23新工程建立之后QuartusⅡ的主界面max.book118.com设计输入 QuartusⅡ软件中可以用图形编辑器和文本编辑器来完成设计输入,我们先用图形编辑器完成如图2.13所示的电路。用File>New菜单打开如图2.24所示的对话框,选择BlockDiagram/SchematicFile,单击OK按钮,打开图形编辑器。首先为新建立的文件命名,用File>Saveas菜单打开如图2.25所示的对话框,在保存类型中选择BlockDiagram/SchematicFile(*.bdf),在文件名中输入light,这个文件名称应与图2.17中的完全一致
2、,选中Addfiletocurrentproject,单击保存(S)按钮,将文件在目录C:de2introtutorial中保存为light.bdf并把该文件加入到工程中作为顶层实体,完成之后显示如图2.26所示的图形编辑窗口。 用图形编辑器输入图2.13所示电路的过程可分为四步:导入逻辑门电路符号、导入输入/输出符号、用线连接节点、编译电路。 (3)指定设计的时序约束。对熟悉SDC格式的用户,先编写好SDC格式的时序约束文件,双击任务窗格的ReadSDCFile读入时序约束文件。对不熟悉SDC格式的用户,TimeQuest提供了丰富的图形界面工具,帮助用户
3、建立参考时钟、规定输入和输出约束以及时序例外约束等,这些工具在Constraints菜单下。 (4)指定设计约束后,双击任务窗格的UpdateTimingNetlist更新时序网表,将设计约束加入到网表中以做验证,并取出网表中的无效路径和错误路径。双击UpdateTimingNetlist时,在控制台(Console)窗格下方会出现如下一行TCL命令:tcl>update_timing_netlist;并有相应的提示,这表明该操作实际上是调用update_timing_netlist这条TCL指令的。所有TimeQuest的操作都可以用TCL指令来完成,每一次操作
4、所调用的指令都会在控制台窗格中出现,如果熟悉TCL指令,可直接在控制台窗格输入TCL指令完成各种操作。 (5)生成时序报告。用任务窗格中的命令,可以生成各种时序报告,同时还可以自定义报告,所有的命令也都可以用TCL指令完成。在TimeQuest查看窗格中可以迅速查看时序分析的结果。TimeQuest时序分析仪快速提供交互式报告,使用户能够迅速收集所选时序通道的详细信息。查看松弛(Slack)报告后,用户可以使用TimeQuest时序分析仪得到特定通路上更详细的信息。 (6)保存SDC文件。所有的约束设置都不会自
5、动保存,因此在结束分析之前,使用任务窗格中的WriteSDCFiles把约束设置文件保存起来。 TimeQuest时序分析仪使用灵活、功能非常强大,这里只列出了使用的简单流程及主要特性,具体使用时请参照QuartusⅡVersion6.0HandbookVolume3:VerificationChapter6的相关内容。2.9时序逼近 QuartusⅡ软件提供集成的时序逼近流程,通过控制设计的综合和布局布线来达到时序目标。使用时序逼近流程可以对复杂的设计进行更快的时序逼近,以减少优化迭代次数并自动平衡多个设计约束。时序逼近流程可以执行初始编译和查看设计结果,进一
6、步高效优化设计。在综合之后以及在布局布线期间,可以使用时序逼近平面布局图(TimingClosureFloorplan)分析设计并进行分配,使用时序优化顾问(TimingOptimizationAdvisor)查看QuartusⅡ对优化设计时序的建议,还可以使用LogicLock区域分配和DesignSpaceExplorer进一步优化设计。图2.12为QuartusⅡ的时序逼近流程。图2.12时序逼近流程 使用时序逼近平面布局图查看Fitter生成的逻辑布局、用户分配、LogicLock区域分配以及设计的布线信息,可以使用这些信息在设计中识别关键路径,进行时序分
7、配、位置分配和LogicLock区域分配,达到时序逼近。 可以使用View菜单中提供的选项自定义时序逼近平面布局图来显示信息的方式。可以按照封装引脚及其功能显示器件,也可以按内部MegaLAB结构、LAB和单元显示器件,还可以按芯片的区域、所选信号的名称和位置显示器件。 可以使用FieldView命令(View菜单),在时序逼近平面布局图的高级轮廓视图中显示器件资源的主要分类。在Field视图中用彩色区域表示分配,这些彩色区域显示用户已分配的数量、已布置的Fitter以及器件中每个结构未分配的逻辑。可以使用Field视图中的信息进行分配,达到设计的时序逼近。
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