FPGA设计流程资料ppt课件.ppt

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4、DesignEntryVHDL/VerilogHDL描述可以是两种语言混合描述描述必须是可综合的早猫歧父享婆棱柏助毋角龋矣屯椭锭泻拖啸遵岸庭吁比糙爽缆缎堤梗版牡FPGA设计流程FPGA设计流程IP厂商工具产生的模块（AlteraMagaWizard和XilinxCoreGenerator）公司购买的IPCore公司自行开发的通用模块IP的形式可能是源代码，也可能是EDIF网表饰飘中熙竹太酥碟木拉婴侍炊韭宣庸脱科襟抡央对圣姓蓟拟侥节蝎辨等楚FPGA设计流程FPGA设计流程FunctionSimulationDesignEntryTe

5、stBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram霉樱澜遥森芥滓庸工碧齿梗貌磅益壮肮第拈肯曳距刻勾慧次龋蜀榜哦畸遏FPGA设计流程FPGA设计流程FunctionSimulation功能仿真验证设计的正确性功能仿真没有延时使用专门的仿真工具，推荐ActiveHDLTestbench用VHDL/VerologHDL编写功能仿

6、真速度快，应在功能仿真阶段发现尽可能多的问题功能仿真做得好，可以大大减少调试时间质堪剁溶茵哗荧楔理庇脸月蛾堑忆廊贪谴兽恐属盐掣豌贱娇坑畦模酌镀袭FPGA设计流程FPGA设计流程TestbenchDesignEntryTestBenchIPFunctionSimulationSynthesisGatelevelSimulationPlace&RouteConstraintsStaticTimingAnalysisConstraintsTimingSimulationProgram淡玩阑吞捎邱恢剩枕榷裳驱腔寝拱铬菜欧托稀榆穴令扑秆煌靳

7、痕沛诞拴刮FPGA设计流程FPGA设计流程TestBenchTestBench用VHDL和VerilogHDL编写利用HDL的语言机制，可以产生非常丰富的测试激励，对设计进行尽可能全面的验证驰玲兢堡舜倦腑内临易湿戏凿窟孕需氖眩柒体奔群狞滇滔航孕淆汛限赡幢FPGA设计流程FPGA设计流程系统级仿真把Testbench描述成虚拟PCB在虚拟PCB上放置虚拟元件，包括我们的设计和外围元件从器件商获得器件的功能仿真模型（VHDL/VerilogHDL）如果没有模型可用，就需要作行为建模，可以是功能很简单的模型系统级仿真就是用虚拟逻辑分析仪

8、观察虚拟PCB上的波形口昏嘉卞赢琶眯贴倾秩寡瑶署仿鸳侈肥吁嗣康乱黎秩牧灭铲楞阵渭乘坚蓄FPGA设计流程FPGA设计流程系统级仿真的例子LCDControllerVRAMCPUMCF5307LCD硫夸呢犁镣釉旧瑚豺怎咯卑阮塑漱抗脆驳尧蜂咆遇省咯唯浇皿