模拟电路课件.ppt

《模拟电路课件.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、第五章存储器15-1存储器分类5-2随机存取存储器5-3只读存储器5-4CPU与存储器的连接重点：1、区分ROM、RAM2、数据在内存中的存放格式3、存储器芯片介绍及扩展74LS138存储器：信息存储部件1、0状态25．1存储器分类一、按和CPU的关系分：内存：CPU可直接访问；存储速度快；容量有限，受地址总线位数限制外存：CPU不可直接访问；存储速度慢；海量，要配置专门的驱动设备才能完成访问外存，例：硬盘、软盘、磁带、光盘CPU通过内存间接访问外存二、按材料分：半导体（内存）；磁芯（磁盘），磁表面，激光（光盘）CPU内存外存CACHE3ROM只读存储器。用于存储操作系统程序BIO

2、S及用户固化程序。掉电时数据仍存在。按是否可以多次写入及擦除方法可分为4种。按集成电路内部结构的不同可分为几种：掩膜型ROM：厂家烧写无法再次写入PROM：用户烧写EPROM：紫外线擦除可以多次写入EEPROM：电可擦除三、半导体存储器的分类4RAM：随机存取存储器，可读写。掉电时数据丢失。按集成电路内部结构的不同可分为几种：SRAM：信息存于触发器内；存取速度快，20～40ns；价格高DRAM：信息存于极间电容内；存取速度慢，100～200ns；价格低5四、选择存储器考虑因素①易失性②只读性③位容量④速度⑤功耗双极型（电流型）功耗大CMOS型（电压型）功耗小⑥可靠性⑦价格6五、数

3、据在内存中存储格式1、数据在内存中以字节为单位，1个字节占内存一个地址，并且地址由00000H开始直至CPU所能支持的最高地址2、一个字按相邻两个字节存放，存入时以低位字节在低地址，高位字节在高地址，字单元的地址以低位地址表示75-2随机存取存储器RAM一、静态随机存取存储器SRAM（Static）1、SRAM的结构存储一位信息的单元结构:6个管组成的双稳态触发器电路①存储矩阵：一块存储器芯片中的基本存储单元按位结构或字结构排列成矩阵，存储二进制信息。位结构N*1用于动态RAM和大容量静态RAM字结构N*8用于容量较小的静态RAM8矩阵：参见图5-2可以节约译码电路例：共9个数据，以矩

4、阵3×3排列，即，则共需6根地址线，若以线性排列，共需9根，节约3根②地址译码器：对CPU发出的地址信号译码③存储器控制电路：片选、读、写片选：产生信号选中芯片，允许对其进行读、写操作读、写：控制三态双向缓冲器（输出入驱动），控制数据流方向9地址译码器存储矩阵三态双向缓冲器存储器控制逻辑……………………A0A1APR/WCSD0D1Dn片选读写信号102、SRAM芯片6116（2k*8位）6264（8k*8）62128（16k*8）例：6164：8k*8存储空间地址线数据线2k=21313根（A12～A0）8根（D0～D7）控制线：4根（CE1、CE2、WE、OE）CE=CE1∧CE

5、2CE工作方式LHL写操作LLH读操作H＊＊未选中11另：1k=21010根A9～A01M=22020根A19～A0存储速度快，但价格贵二、DRAM：Dynamic信息存于场效应管的栅漏间电容，为防止漏电效应，避免信息丢失，需要对数据“刷新”（对存储单元中的信息读出，经读出放大器放大后再写入）。一般刷新时间2ms。存储速度较慢，但价格便宜12三、高速缓存器CACHE为解决与CPU匹配及价格问题的矛盾，引入CACHE技术CACHE：为介于CPU和主存储器之间的小容量存储器作用：用于存放CPU经常访问的代码和数据，以实现CPU的零等待。开机时CACHE无任何内容→将主存储器中经常被C

6、PU使用的一部分内容“拷贝”到CACHE中→CPU要读取存储器数据时，CACHE控制器根据送出的地址，判定数据是否在CACHE中→若在，则“命中”当CACHE：32k时，命中率86%当为64k时，命中率92%13四、存储器的工作时序图5-8存储器和CPU连接时的要求：CPU的读周期＞TA。从CPU送出的地址信号有效到CPU要求的数据在总线上稳定的时间间隔＞TA。从片选信号有效到CPU要求的数据在总线上稳定的时间间隔＞TCO，否则外部电路须产生WAIT信号，迫使CPU插入TW周期来满足上述时间要求。145-3只读存储器ROM芯片系列：2764、2716、2732、27128、27256

7、这一系列芯片的数据引脚都是8根，只是地址引脚和控制引脚不同2716：2k×827128：16k×8例：2764芯片，容量8k×8，地址线：A12～A0，数据线8根：D7～D0图5-11读出：：芯片使能：输出允许，连到信号线RD15编程：：编程时电压输入：编程脉冲控制端VCC、GND：电源电压和地ROM相对于RAM，少了，多了165-4CPU与存储器的连接连接时应考虑：CPU总线的负载能力数据缓冲器或总线驱动器CPU的时序与存储器存取时间的配