SDRAM控制器课设报告完整

《SDRAM控制器课设报告完整》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、.SDRAM控制器课设报告<姓名>北京至芯科技FPGA培训课程2016年4月30日星期六..目录一、SDR控制器设计21.1SDR控制器的顶层设计21.1.1基本需求21.1.2顶层框图符号21.2SDR控制器的上电序列21.2.1上电序列的架构设计21.2.2上电序列的状态机设计（STG）21.3SDR控制器的上电和刷新序列21.3.1顶层架构21.3.2刷新序列模块的状态机设计（STG）21.4SDR控制器的上电刷新读写序列（完整控制器设计）21.4.1顶层设计21.4.2顶层设计21.4.3写序列设计21.4.4读序列设计（有跨时钟域问题）21.4.5主控制器设计2二、DD

2、R2控制器设计22.1编写自己的控制器22.1.1顶层设计22.1.2顶层架构22.2使用Altera的IP核（DDR2HPCII，数据块搬运模块例子）22.2.1数据块搬运模块顶层22.2.2数据块搬运模块的状态转移图2三、DDR3控制器设计2..一、SDR控制器设计1.1SDR控制器的顶层设计mux_sel[1:0]wr_enwr_donerd_enrd_doneref_enref_doneinit_eninit_donecontrollerrdatacol_addrba_addrrow_addrrd_bus[19:0]clkrd_enrd_doneread_fsmread_

3、lsmwdatacol_addrba_addrrow_addrsdr_dq[15:0]out_enint_dq[15:0]sdr_cs_nsdr_ras_nsdr_cas_nsdr_we_nsdr_asdr_basdr_ckeclkwr_enwr_donewr_bus[19:0]write_fsmwrite_lsmclkreft_enref_time[9:0]ref_timerclkref_enref_doneref_bus[19:0]clkinit_eninit_doneref_fsmref_lsminit_bus[19:0]init_fsminit_lsmwdatardata

4、sdr_driver_v142’b00sdr_dqmsoft_rst_nrst_delaylockedsdr_clksdr_clk(180)local_clkclk(0)global_resetref_clksdr_pllsoft_rst_nclklocal_wrreqlocal_validlocal_rdata[63:0]local_rdreqlocal_wdata[63:0]local_addr[24:0]local_readycol_addrba_addrrow_addrmux_selreft_enref_time..1.1.1基本需求1.1.2顶层框图符号1.2SDR控制

5、器的上电序列1.2.1上电序列的架构设计donesdr_cs_nsdr_ras_nsdr_cas_nsdr_we_nsdr_a[12:0]sdr_ba[1:0]sdr_ckesdr_dqm[1:0]sdr_dq[15:0]sdr_clkclksoft_rst_nclkglobal_rstref_clkPLLSDRINIT_FSM1.2.2上电序列的状态机设计（STG）cnt=0cmd=`LMRA=`MBA=0cnt>=tRFC-1cnt=cnt+1cmd=`NOPcnt=tRFC-1cnt=cnt+1cmd=`NOPcnt

6、-1cnt=0cmd=`REFcnt>=tRP-1cnt=cnt+1cmd=`NOPcnt=T100uscnt=cnt+1cnt=tMP-1cnt=cnt+1cmd=`NOPcnt

7、fsmref_lsmclkref_enref_done1.3.2刷新序列模块的状态机设计（STG）cnt=tRFC-1cnt=cnt+1cmd=`NOPcnt=tRP-1cnt=0ref_done=1..1.4SDR控制器的上电刷新读