SDRAM控制器课设报告材料完整

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1、实用标准文档SDRAM控制器课设报告文案大全实用标准文档<姓名>北京至芯科技FPGA培训课程2016年4月30日星期六目录一、SDR控制器设计31.1SDR控制器的顶层设计31.1.1基本需求31.1.2顶层框图符号31.2SDR控制器的上电序列31.2.1上电序列的架构设计31.2.2上电序列的状态机设计（STG）31.3SDR控制器的上电和刷新序列31.3.1顶层架构31.3.2刷新序列模块的状态机设计（STG）31.4SDR控制器的上电刷新读写序列（完整控制器设计）41.4.1顶层设计4文案大全实用标准文档1.4.2顶层

2、设计51.4.3写序列设计61.4.4读序列设计（有跨时钟域问题）61.4.5主控制器设计8二、DDR2控制器设计92.1编写自己的控制器92.1.1顶层设计92.1.2顶层架构102.2使用Altera的IP核（DDR2HPCII，数据块搬运模块例子）112.2.1数据块搬运模块顶层112.2.2数据块搬运模块的状态转移图12三、DDR3控制器设计12文案大全实用标准文档一、SDR控制器设计1.1SDR控制器的顶层设计mux_sel[1:0]wr_enwr_donerd_enrd_doneref_enref_doneinit

3、_eninit_donecontrollerrdatacol_addrba_addrrow_addrrd_bus[19:0]clkrd_enrd_doneread_fsmread_lsmwdatacol_addrba_addrrow_addrsdr_dq[15:0]out_enint_dq[15:0]sdr_cs_nsdr_ras_nsdr_cas_nsdr_we_nsdr_asdr_basdr_ckeclkwr_enwr_donewr_bus[19:0]write_fsmwrite_lsmclkreft_enref_time

4、[9:0]ref_timerclkref_enref_doneref_bus[19:0]clkinit_eninit_doneref_fsmref_lsminit_bus[19:0]init_fsminit_lsmwdatardatasdr_driver_v142’b00sdr_dqmsoft_rst_nrst_delaylockedsdr_clksdr_clk(180)local_clkclk(0)global_resetref_clksdr_pllsoft_rst_nclklocal_wrreqlocal_validloc

5、al_rdata[63:0]local_rdreqlocal_wdata[63:0]local_addr[24:0]local_readycol_addrba_addrrow_addrmux_selreft_enref_time文案大全实用标准文档1.1.1基本需求1.1.2顶层框图符号1.2SDR控制器的上电序列文案大全实用标准文档1.2.1上电序列的架构设计donesdr_cs_nsdr_ras_nsdr_cas_nsdr_we_nsdr_a[12:0]sdr_ba[1:0]sdr_ckesdr_dqm[1:0]sdr_d

6、q[15:0]sdr_clkclksoft_rst_nclkglobal_rstref_clkPLLSDRINIT_FSM1.2.2上电序列的状态机设计（STG）cnt=0cmd=`LMRA=`MBA=0cnt>=tRFC-1cnt=cnt+1cmd=`NOPcnt=tRFC-1cnt=cnt+1cmd=`NOPcnt=tRP-1cnt=cnt+1cmd=`NOPcnt

7、cmd=`NOPcnt>=T100uscnt=cnt+1cnt=tMP-1cnt=cnt+1cmd=`NOPcnt

8、设计（STG）cnt=tRFC-1cnt=cnt+1cmd=`NOPcnt