硬件描述语言及器件2(侯伯亨版)

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1、适合班级：0906024109060242教学东区01107H第二课VHDL语言程序基本结构VHDL标识符（Identifiers）基本标识符由字母、数字和下划线组成第一个字符必须是字母最后一个字符不能是下划线不允许连续2个下划线保留字(关键字)不能用于标识符大小写是等效的VHDL大小写不敏感eqcomp4.vhd包实体构造体文件名和实体名一致每行；结尾关键字begin关键字end后跟实体名关键字end后跟构造体名库--eqcomp4isafourbitequalitycomparatorLibraryIEEE;useIEEE.std_logic_

2、1164.all;entityeqcomp4isport(a,b:instd_logic_vector(3downto0);equal:outstd_logic);endeqcomp4;architecturedataflowofeqcomp4isbeginequal<=‘1’whena=belse‘0’;Enddataflow;VHDL语言的五个部分实体（Entity）：描述所设计的系统的外部接口信号；构造体或构造体（Architecture）：描述系统内部的结构和行为；配置（Configuration）：从库中选取所需单元组成系统设计的不同版本

3、；包（Package）：存放各设计模块都能共享的数据类型、常数和子程序；库（Library）：存放已经编译的实体、构造体、包、配置。VHDL程序的基本结构实体：VHDL语言的硬件抽象。它表示具有明确的输入、输出的硬件设计的一部分。构造体：指定设计实体输入和输出之间的行为、逻辑关系或功能。VHDL程序的基本结构多次使用低层次实体多个顶层结构体使用同一个实体实体（Entity）描述此设计功能输入输出端口（Port）在层次化设计时，Port为模块之间的接口在芯片级，则代表具体芯片的管脚abscoEntityaddr1isport(a,b:inbit;s,

4、co:outbit);endaddr1;实体说明的语法示格式entity实体名is【generic（类型说明）】--定义端口大小，IO引脚分配port（信号名：模式信号类型；信号名：模式信号类型；…信号名：模式信号类型)；end实体名；实体－－端口的模式输入（Input）：clk、reset、en、addr等输出（Output）：输出信号，不能内部引用双向（Inout）：可代替所有其他模式，用于设计双向总线缓冲（Buffer）：与Output类似，但允许该管脚名作为一些逻辑的输入信号不定（Linkage）：不定方向，哪个方向都可连接Out与Buff

5、er的区别Entitytest1isport(a:instd_logic;b,c:outstd_logic);endtest1;architectureaoftest1isbeginb<=not(a);c<=b;--Errorenda;Entitytest2isport(a:instd_logic;b:bufferstd_logic;c:outstd_logic);endtest2;architectureaoftest2isbeginb<=not(a);c<=b;enda;使用out还是使用bufferout允许对应多个信号：addr：outst

6、d_logic_vector(3downto0);buffer只允许对应一个信号：addr(0):bufferstd_logic;addr(1):bufferstd_logic;addr(2):bufferstd_logic;addr(3):bufferstd_logic;当一个构造体用buffer说明输出端口时，与其连接的另一个构造体端口也使用buffer；对于out，没有上述要求信号数据类型数据类型是内部的或用户定义的信号类型。常用数据类型：bit、bit_vector、boolean、integer、枚举型两类重要的数据类型（实际工程应用）：

7、std_logic、std_logic_vector。信号之间赋值，必须首先保证信号的数据类型相同。例3-2不同的数据类型说明libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitymuisport(d0,d1,sel:instd_logic;q:outstd_logic;bus:outstd_logic_vector(7downto0));endmu;例3-1较完整的端口说明port(d0,d1,

8、sel:inbit;q:outbit;bus:outbit_vector(7downto0));构造体（Architect