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时间:2019-11-23
《基于RapidIO协议的高速数据互联模块设计》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库。
1、基于Rapidl0协议的高速数据互联模块设计摘要:RapidlO技术是目前世界上第一个、也是惟一的嵌入式系统互连国际标准,可以简单、高效、可靠地实现从单板到全系统的互连,在高性能数字信号处理系统中得到广泛的应用。介绍了基于RapidlO协议的高速数据互联模块的设计方案、高速数据传输设计中的难点、以及模块的信号完整性分析。该模块现匕在雷达信号处理系统中得到应用验证,各项性能指标均能够满足应用需求,实现了可靠稳左的高速数据传输。关键词:RapidlO;EDK;RocketIO;LWIP;信号完整性分析中图分类号:TN
2、911.7734文献标识码:A文章编号:10049373X(2014)15?0028?04HighspeeddatainterconnectionmodulebaseonRapidlOprotocolSHANGGUANZhu,FANGuo?zhong,GAOWen?yun(NanjingResearchInstituteofElectronicsTechnology,Nanjing210039,China)Abstract:RapidlOtechnologyistheworld7sfirstandonlyonei
3、nternationalstandardofembeddedsysteminterconnection,whichcansimplyandefficientlyimp!ementtheinterconnectionfromthesingleboardtoentiresystem,andiswidelyusedindigitalsignalprocessingsystem・Thedesignschemeofhigh?speeddatainterconnectionmodulebasedonRapidlOprotoc
4、al,thedifficultiesinthedesignofhigh?speeddatatransmission,andsignalintegrityanalysisofmoduleareintroducedinthispaper.Thismodulehasbeenusedandverifiedintheradarsignalprocessingsystem.TheresuItsindicatethateachperformaneeindexofthemodulecanmeettheapplicationreq
5、uirements,andthemodulecanachievereliableandstablehigh?speecldatatransmission.Keywords:RapidlO;EDK;RocketIO;LWIP;signalintegralityanalysis0引言随着军事电子技术的迅猛发展,现代雷达技术日新月异,电子设备Z间的数据传输率越來越高,尤其在现代雷达系统中,需要高速的数据传输、釆集和大吞吐量的数据传输,来实现数据高速实时处理,传统用于数据传输所采用的低速并行总线已经无法满足系统的要求。文
6、屮介绍的基于Rapid!0协议的高速数据互联模块,采用了高速串行数据传输技术,实现了基于RapidlO协议的高速数据互联以及千兆以太网数据通信,很好地满足了现代雷达应用实时性的要求,广泛适用于雷达、声纳等领域。1模块组成及功能框图基于RapidlO协议的高速数据-互联模块采用接口符合VPX总线规范,支持RapidlO传输协议。其核心部分是一片高性能FPGA(XC5VFX100T?2FFG1136I),FPGA内嵌一片PowerPC440处理器,FPGA提供2X4RapidlO数据通路,4路RocketIO数据通路
7、,3路千兆以太网口,其中4路RocketIO连接到前面板的4个光口,2X4RapidlO连接到VPX插座,3路千兆以太网口连到前面板,模块原理框图如图1所示。图1基于Rapd订0协议的高速数据互联模块原理框图2关键技术及设计实现2.1复位电路设计高速数据互联模块的复位电路,采用复位芯片MAX706,以及2片74LV125,1片3384构建复位电路,巧妙实现了对整个模块以及系统的全方位冇效复位。SYSRST#系统复位信号是VITA46规范定义在RPO连接器B13管脚上的标准复位信号。采用以下电路设计,模块也可作为系
8、统控制器,产生SYSRST#系统复位信号。Reset_button为前面板复位按钮,用于模块复位。系统上电后,SYSRST#系统复位信号为高,FPGA加载并工作,CONF.DONE为高电平,FPGA产生MAX706的Dog_in脉冲信号,74LV125产生模块板级主复位信号MASTER.RST控制FPGA中的所有逻辑及各个接口。如果实际应用中需要对系统进行复位,只需将O_
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