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1、在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2,SDRAM打交道。DDR的工作频率很高，因此，DDR的布线(或者Layout)也就成为了一个十分关键的问题，很多时候，DDR的布线直接影响着信号完整性。下面木文针对DDR的布线问题(Layout)进行讨论。信号引脚说明VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。对于DRAM来说，定义信号组如下:•数字信号组DQ,DQS,xDM,其屮每个
2、字节又是内部的一个信道Lane组,如DQ0~DQ7,DQS,LDM为一个信号组。•地址信号组：ADDRESS•命令信号组：CAS#,RAS#,WE#•控制信号组：CS#,CKE•时钟信号组:CK,CK#印制电路板叠层，PCBStackups推荐使用6层电路板，分布如下:0J耐L：1'厂4$tWIlozLAVMlotIL3r>0f~lf~MLSegrvil3102L5-Vtl>4.5mH0?tntiL61叽2•电路板的阻抗控制在50〜60ohm•印制电路板的厚度选择为1.57mm（62m订）•填充材料Prepreg
3、厚度可变化范围是4、6mil•电路板的填充材料的介电常数一般变化范围是3.6~4・5,它的数值随着频率，温度等因素变化。FR-4就是一种典型的介电材料，在100MHz的平均介电常数为4.2。推荐使用FR-4作为PCB的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。一般来说，DQ,DQS和时钟信号线选择VSS作为参考平而，因为VSS比较稳定，不易受到干扰，地址/命令/控制信号线选择VDD作为参考平面，因为这些信号线木身就含有噪声。电路板的可扩展性根据JEDEC标准，不同容量的内存芯片一般引脚兼容，为了实现电路
4、板的可扩展性,可以做如下处理,如128Mb与256Mb的兼容应用。Acccmod4Un9aVflMbcvJSMbSORAMtcarrporwM.AlJ一-•，—_foefor256MbfirMHnofyCcmratar5WAMXU.400mHAddrUowMtwgrvfkwcMdrm)未用的DQ引脚对于xl6的DDR器件来说，未用的引脚要作一定的处理。例如xl6的DDR来说,DQ15：DQ8未用,则处理如下，将相关的UDM/DQMH拉高用来屏蔽DQ线,DQ15：DQ8通过riOk的电阻接地用來阻止迸发写时的噪声。
5、端接技术串行端接，主要应用在负载DDR器件不大于4个的情况下。对丁双向1/0信号来说，例如DQ,串行端接电阻Rs放置在走线的中间，用来抑制振铃，过冲和下冲。对丁单向的信号来说，例如地址线，控制线，串行端接电阻放置在走线中间或者是信号的发送端，推荐放置在信号的发送端。MemoryTypeResistorLocationRangeUnitsSDRAMCLKmidpoint22-36QDDRCK,CK#midpoint1■QDDRandSDRAMDQ/DQS2.address,command/control10-33a
6、说明:DDR的CK与CK#是差分信号,要用差分端接技术。并行端接，主要应用在负载SDRAM器件大于4个，走线长度＞2inch,或者通过仿真验证需要并行端接的情况下。并行端接电阻Rt取值大约为2Rs,Rs的取值范围是10~33ohm,故Rt的取值范围为22~66ohm。Single-EndedParallelTerminationforDDRComponent(s)如果有必要的话，所有DDR的数据，地址，命令，控制线都是SSTL_2接口，要使用single-endedParal1elTermination,如上图。
7、CKE也可以使用这种端接。导线宽度和间距：导线间距和导线宽度SI,S2,S3的定义如下:•S1表示同一信号组内两相邻导线之间的间距•S2表示不同信号组Z间两和邻导线Z间的间距•S3表示导线的宽度导线宽度选择为:RecommendedS3forfunctionalsignalsets:•DQlines=4milminimum.6milnominal•DQSlilies=4milminimum.6milnominal•Addresslines=4milminim和m.6milnominal•Comniatideont
8、ro!lines=Ami!rninimum.6milnominal•Clocklines=4milminimum,6-10milnominal导线间距选择:SignalSotSignalsSpacingTypeMinNo«nMax—Unh—Not^i■■■■■—■■—■■DatWataurobaDQtoDQS1812milDQtoDQSS2812milDQSinbytel
