VHDL程序设计语言

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1、长江大学电子与信息学院电子工程系郑恭明TEL:18986660902EMAIL：zgm831@yangtzeu.edu.cnVHDL语言及编程基础HDL语言掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5个步骤是相辅相成的。HDL语言种类：AHDLVHDLVerilogHDLSystemVerilogSystemCHDL语言HDL语言SystemCSystemVerilogVerilogHDLVHDL198719952005futureHDL语言

2、国际标准FPGA开发工具综合仿真ALTERAXILIINXSynplifyProMentorLeonardoSpectrumSynopsysExpressModelsimQuartusIINiosIIEDSSOPCBuilderDSPBuilderISEEDKSDKSystemGeneratorVHDL语言全称：Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage是一种非常高速硬件(数字电路)描述语言。主要用于描述数字系统的结构，功能和接口。语言形式和描

3、述风格与句法十分类似于一般的计算机高级语言。起源于八十年代，由美国国防部开发两个标准:VHDL87、VHDL93由软件设计到硬件实现之间的媒介CPLD/FPGA(可编程器件)电子系统的设计模块VHDL设计VHDL文件库（Library）程序包（Packages）声明在设计或实体中将用到的常数，数据类型，元件及子程序等实体（Entities）声明到其他实体及其他设计的接口，即定义本设计的输入/出端口结构体（Architectures）定义了实体的实现。即电路的具体描述VHDL基本构成如何使用VHDL描述硬件实体Enti

4、ty(实体）Architecture1（构造体）ArchitectureNprocess(进程结构）block(块结构）subprograms(子程序）procedure（过程）function(函数）VHDL程序的基本结构实体说明(Entity)(＊)VHDL程序的基本结构五部分构造体(Architecture)(＊)配置(Configuration)包集合(Package)库(Library)用于描述设计的系统的外部接口用于描述系统内部的结构和行为安装具体元件到实体-结构体对存放设计模块共享的数据类型、常数和子程序

5、等专门存放预编译程序包的地方libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;entitycountisport(clock,reset:inSTD_LOGIC;dataout:outSTD_LOGIC_VECTOR(3downto0));endcount;architecturebehaviorlofcountissignaldatabuffer:STD_LOGIC_VECTOR(3downto0);begindataout<=d

6、atabuffer;process(clock,reset)beginif(reset='1')thendatabuffer<="0000";elsif(clock'eventandclock='1')thenifdatabuffer="1000"thendatabuffer<="0000";elsedatabuffer<=databuffer+'1';endif;endif;endprocess;endbehavioral;VHDL程序的实体实体：VHDL程序的描述对象称为实体。简单的实体是由实体说明和结构体两部分组成

7、的。（1）实体ENTITYVHDL的描述对象称为实体。由实体说明部分和构造体部分组成…端口名：端口模式数据类型)；ENTITY实体名IsEnd实体名；格式:Port(端口名：端口模式数据类型；说明:①定义本设计的输入/输出端口②端口名是每个系统引脚的名称，一般用几个英文字母组成方向：INOUTINOUTBUFFER数据类型：std_logic,std_logic_vectorinteger,boolean,bit,bit_vector端口模式（MODE）有以下几种类型：IN；OUT；INOUT；BUFFER端口模式可用下

8、图说明：（黑框代表一个设计或模块）INOUTBUFFERINOUTLIBRARYIEEE;USEIEEE.STD_LOGIC.1164.ALL;ENTITYadd8ISPORT(b:INSTD_LOGIC_VECTOR(7DOWNTO0);a:INSTD_LOGIC_VECTOR(7DOWNTO0);Ci:I