《VHDL程序设计语言》PPT课件

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1、VHDL硬件描述语言覃洪英电子信息学院办公室：主教604-2电话:15926557832Email:hyqin@yangtzeu.edu.cn参考教材本数电实验理论课及实验操作所用教材：《数字电路设计·仿真·测试》主编：佘新平学习该课程的参考教材：VHDL或FPGA（介绍VHDL语言）方面的的书籍。VHDL语言全称：Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage是一种非常高速硬件(数字电路)描述语言。主要用于描述数字系统的结构，功能

2、和接口。语言形式和描述风格与句法十分类似于一般的计算机高级语言。支持VHDL语言的软件平台Max+PlusII、QuartusII由软件设计到硬件实现之间的媒介CPLD/FPGA(可编程器件)VHDL的历史有数十种硬件描述语言(如VHDL,VerilogHDL,HardwireC,CSP,SDL,Esterel)，用得较广泛的是VHDL和VerilogHDL两种:1980美国制定VHSIC(VeryHighSpeedIntegratedCircuits)计划。1983IBM、TI和Intermetri

3、cs联合开发语言和仿真工具(VHDL)主要考虑自顶向下的设计和工艺进步引起的系统升级。1987美国国防部(DOD)要求所有数字电路用VHDL描述，并决定F-22战斗机项目采用VHDL，发布IEEE1076-1987标准。1993发布IEEE1076-1993标准。1996基于IEEE1076-1993的仿真和综合工具问世。IEEE1076.3使用综合工具的程序包标准。IEEE1076.4(VITAL)：ASIC和FPGA建库1997发布IEEE1076.1即同时能够描述数字和模拟集成电路的VHDL语言标准

4、(VHDL-AMS)。VHDL与VerilogHDL语言的主要区别VerilogHDL是由GDA（GatewayDesignAutomation)公司于1983年末首创的，1995年成为IEEE标准。VerilogHDL在工业界通用些，而VHDL在大学应用较多。VerilogHDL是在C语言的基础上发展起来的一种硬件描述语言，语法较自由；VHDL格式较严谨，其书写规则比VerilogHDL要繁琐些。VerilogHDL和VHDL在行为抽象建模的覆盖面范围不同，VerilogHDL在系统级抽象方面要比VHD

5、L略差一些，而在门级开关电路方面要强些。VerilogHDL强调于集成电路的综合，VHDL强调于组合逻辑电路的综合。在QuartusII软件中新建工程新建VHDL文件，编写VHDL程序存盘(文件名为实体名与工程名相同，后缀为.VHD)编译软件仿真管脚锁定下载由软件设计到硬件实现的流程VHDL程序的基本结构实体说明(Entity)(＊)VHDL程序的基本结构五部分结构体(Architecture)(＊)配置(Configuration)包集合(Package)库(Library)用于描述设计的系统的外部

6、接口用于描述系统内部的结构和行为安装具体元件到实体-结构体对存放设计模块共享的数据类型、常数和子程序等专门存放预编译程序包的地方VHDL程序的实体实体：VHDL程序的描述对象称为实体。简单的实体是由实体说明和结构体两部分组成的。实体定义本设计的输入/输出端口，声明到其他实体及其他设计的接口。结构体定义实体的实现，即电路的具体描述。（1）实体ENTITYVHDL的描述对象称为实体。由实体说明部分和构造体部分组成…端口名：端口模式数据类型)；ENTITY实体名IsEnd实体名；格式:Port(端口名：端口模式

7、数据类型；说明:①定义本设计的输入/输出端口②端口名是每个系统引脚的名称，一般用几个英文字母组成方向：INOUTINOUTBUFFERLINKAGE数据类型：std_logic(一位）,std_logic_vector（多位）integer,boolean,bit,bit_vectorLIBRARYIEEE;USEIEEE.STD_LOGIC.1164.ALL;ENTITYadd8ISPORT(b:INSTD_LOGIC_VECTOR(7DOWNTO0);a:INSTD_LOGIC_VECTOR(

8、7DOWNTO0);Ci:INSTD_LOGIC;Sum:OUTSTD_LOGIC_VECTOR(7DOWNTO0)Co:OUTSTD_LOGIC);ENDadd8;例:add8实体说明部分实体add8/8位加法器外部接口等效逻辑电路图A[7..0]B[7..0]SUM[7..0]CoCiENTITY设计时注意点实体名与文件名要一样文件存放位置取名要规范(实体名、端口信号名)合理确定设计所需的端口信号（2）结构体(ARCH