《VHDL入门》PPT课件

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1、EDA技术与VHDL第3章VHDL入门KX康芯科技3.1简单组合电路的VHDL描述3.1.1多路选择器的VHDL描述图3-1mux21a实体图3-2mux21a结构体3.1简单组合电路的VHDL描述3.1.1多路选择器的VHDL描述【例3-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;3.1简单组合电路的V

2、HDL描述3.1.1多路选择器的VHDL描述【例3-2】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;3.1简单组合电路的VHDL描述3.1.1多路选择器的VHDL描述【例3-3】ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT)

3、;ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;3.1简单组合电路的VHDL描述3.1.1多路选择器的VHDL描述图3-3mux21a功能时序波形3.1简单组合电路的VHDL描述1.实体表达【例3-4】ENTITYe_nameISPORT(p_name:port_mdata_type;...p_namei:port_mi

4、data_type);ENDENTITYe_name;3.1简单组合电路的VHDL描述2.实体名3.端口语句和端口信号名4.端口模式“IN”、“OUT”、“INOUT”、“BUFFER”5.数据类型3.1简单组合电路的VHDL描述6.结构体表达【例3-5】ARCHITECTUREarch_nameOFe_nameIS[说明语句]BEGIN(功能描述语句)ENDARCHITECTUREarch_name；3.1简单组合电路的VHDL描述7.赋值符号和数据比较符号IFaTHEN...--注意，a的数据类型必须是booleanI

5、F(s1='0')AND(s2='1')OR(c

6、IBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;--类似于在芯片内部定义一个数据的暂存节点BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;--将内部的暂存数据向端口输出（双

7、横线--是注释符号）ENDbhv;3.2简单时序电路的VHDL描述3.2.1D触发器图3-4D触发器3.2简单时序电路的VHDL描述3.2.2D触发器VHDL描述的语言现象说明1.标准逻辑位数据类型STD_LOGICBIT数据类型定义：TYPEBITIS('0','1');--只有两种取值STD_LOGIC数据类型定义：TYPESTD_LOGICIS('U','X','0','1','Z','W','L','H','-');3.2简单时序电路的VHDL描述3.2.2D触发器VHDL描述的语言现象说明2.设计库和标准程序包L

8、IBRARYWORK;LIBRARYSTD;USESTD.STANDARD.ALL;LIBRARY<设计库名>;USE<设计库名>.<程序包名>.ALL;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;3.2简单时序电路的VHDL描述3.2.2D触发器VHDL描述的语言现象