《wu时序逻辑电路》PPT课件

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1、第13章时序逻辑电路13.1基本双稳态触发器13.2钟控双稳态触发器13.4计数器13.5集成555定时器13.3寄存器第13章目录数字电路分为两类：组合逻辑电路；时序逻辑电路。时序逻辑电路的特点：由触发器、逻辑门构成，它在某一时刻的输出状态不仅与该时刻的输入信号有关还与电路原来的输出状态有关。组合逻辑电路的特点：只由逻辑门电路组成，它在某一时刻的输出状态仅由该时刻的输入信号状态决定。概述&a&b反馈两个输入端两个输出端Q=1，称触发器处于1态或置位状态；Q=0，称触发器处于0态或复位状态13.1基本双稳态触发器

2、——R-S触发器输入RD=0,SD=1时若原状态：输出变为：&a&b0(1)11(0)1010触发器置0或复位输入RD=1,SD=0时若原状态：（0）1（1）010101输出变为：&a&b触发器置1或置位输入RD=1,SD=1时若原状态：10111001输出保持原状态：&a&b输入RD=1,SD=1时若原状态：输出保持原状态：01110110&a&b结论：输入RD=1,SD=1时，Q的状态不变，具有保持原状态的功能，存放一位二进制数。输出变为：&a&b110结论：RD输入负脉冲或输入低电平0,只要保持SD=1，使

3、Q=0,RD称复位端101输出变为：&a&b结论：SD输入负脉冲或输入低电平0,只要保持RD=1，使Q=1,SD称置位端输入RD=0,SD=0时0011输出全是1当RD、SD由0同时变为1时，传输快的门输出变为0，另一个门输出不变。使得输出状态不确定。&a&b11RDSD基本R-S触发器的功能表复位置位记忆功能说明不确定应禁止QQSDRD逻辑符号输入信号低电平有效总结1、R-S触发器是双稳态器件，有两个稳定的状态，1态或0态。只要令RD=SD=1，触发器即保持原态。稳态情况下，两输出互补。一般定义Q为触发器的状态

4、。2、在输入端加入负脉冲，可以使触发器状态变化。SD端加入负脉冲，使Q=1，SD称为“置位”或“置1”端。RD端加入负脉冲，使Q=0，RD称为“复位”或“清0”端。QQRDSD输入信号高电平有效复位置位记忆功能说明不确定应禁止0000111113.2时钟控制的双稳态触发器&c&d&a&bCP直接置0端直接置1端（一）R-S触发器时钟脉冲信号tpA&c&d&a&bCPCP=0时011触发器保持原态11CP=1时1&c&d&a&bCP&c&d&a&bCP当CP=1，R=1、S=1，R、S由1同时变为0，或CP由1变为

5、0，输出不确定时钟控制R-S触发器功能表Qn+1---现状态Qn---原状态在CP脉冲为规定的电平时，触发器都能接收输入信号并立即输出相应状态的触发方式称为电平触发。下标代表状态顺序，Qn+1的前一个状态为QnCP1×11（×）（×）（0）逻辑符号RDSDRSCQCPRDSDRSCQCP高电平触发低电平触发缺点：在CP的一个有效期间，如果输入信号发生多次变化，输出状态也会发生多次变化。（二）J-K触发器1电路结构：由两个钟控RS触发器和一个非门构成。SRSDRDCQQSRSDRDCQQ&&主从JK1CPQQ主触

6、发器R=KQnS=JQn主从型触发器的特点：CP=1时，输入信号进入主触发器，从触发器CP=0被封锁；当CP=0时，主触发器被封锁，从触发器开启。SDRD第13章132JKQnQn+1100110111010001100JK触发器真值表11011110Qn00000011Qn保持功能置1功能置0功能计数功能Qn+1同J端状态11QnJKQn+100Qn010101JK触发器简化真值表2.逻辑功能主从JK触发器符号第13章132KJSDRDCQQ3.触发方式：触发器在时钟脉冲的什么时间接受输入信号并输出相应的状

7、态。B、后沿主从触发：CP=1，接收输入信号，延迟至CP由1下跳变0时输出相应状态。KJSDRDCQQC、前沿主从触发：CP=0，接收输入信号，延迟至CP由0上跳变1时输出相应状态。A、电平触发：在CP脉冲为规定的电平时，触发器都能接受输入信号并立即输出相应状态的触发方式。第13章132KJSDRDCQQ主触发器R=KQnS=JQnSRSDRDCQQSRSDRDCQQ&&主从JK1CPQQSDRD第13章132一次翻转——在每个CP的有效期内，主触发器随输入的多次变化翻转一次的现象。不允许在CP的有效期间，输

8、入信号发生变化。D、边沿触发前沿（上升沿）触发并翻转后沿（下降沿）触发并翻转第13章1323.触发方式KJSDRDCQQKJSDRDCQQ只在信号的转换时刻响应输入CP由低到高CP由高到低例：已知边沿触发方式的后沿触发J-K触发器，J和K端的输入波形如图，而且已知触发器原为0态，求输出端Q的波形。JKQCP1234注意：触发器的输出状态由CP脉冲后沿对应的J和K决定