第10章时序逻辑电路引论

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1、第10章时序逻辑电路引论数字逻辑电路组合逻辑电路——组合电路时序逻辑电路——时序电路功能上：任何时刻的稳定输出，不仅与该时刻输入有关，还与电路原状态有关，即与以前的输入有关。结构上：由组合电路和存贮电路组成。时序电路特点10.1时序逻辑电路的基本概念10.1.1时序逻辑电路的机构模型按有无统一时钟脉冲分同步——有统一CP，状态变更与CP同步。异步——无统一CP，状态变更不同步，逐级进行。时序电路分类按输出信号特点分米里型——输出信号不仅与存贮状态有关,还与外部输入有关。莫尔型——输出信号仅与存贮状态有关。按

2、通用性功能分典型时序——移存器、计数器、序列信号发生/检测器一般时序——任意时序逻辑命题外部输入改变存储状态,状态改变输出状态表反映时序电路的输出Z、次态Qn＋1、输入x和现态Qn之间的逻辑关系和状态转换规律的表格。Qn0001101111/100/001/010/001/010/011/000/101X现态输入次态Qn＋1/输出Z减计数加计数10.1.2状态表和状态图状态图表示时序电路的状态、状态转换条件、方向、及状态转换规律的几何图形。QnQn＋1X/Z输入/输出原状态新状态10.2存储器件存储电路是时

3、序逻辑电路的重要组成部分。存储电路由存储器件组成，能存储一位二进制信号的器件称为存储单元电路。双稳态电路（存储单元所采用的电路）（1）具有两个稳定状态，用0和1表示；（2）在外加信号激励下，可实现状态转换。可见，双稳态电路不仅可以“记住”一位二进制信息，还能根据需要改变信息，这正是存储电路应具备的特点。锁存器：直接由激励信号控制电路状态的存储单元触发器：除具有激励输入端外，还包含“时钟”输入端常用存储单元RSQQ锁存器工作波形触发器工作波形触发器（FlipFlop，简写为FF）是具有记忆功能的单元电路，由门

4、电路构成，专门用来接收存储输出0、1代码。它有双稳态、单稳态和无稳态触发器（多谐振荡器）等几种。本章所介绍的是双稳态触发器,即其输出有两个稳定状态0、1。只有输入触发信号有效时，输出状态才有可能转换；否则，输出将保持不变。双稳态触发器按功能分为RS、JK、D、T和T′型触发器；按结构分为基本、同步、主从、维持阻塞和边沿型触发器；按触发工作方式分为上升沿、下降沿触发器和高电平、低电平触发器。10.3.1RS锁存器（基本RS触发器）1.电路组成基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。它由

5、两个与非门（或者或非门）的输入和输出交叉连接而成，如下图所示，有两个输入端R和S（又称触发信号端）；R为复位端，当R有效时，Q变为0，故也称R为置0端；S为置位端，当S有效时，Q变为1，称S为置“1”端；还有两个互补输出端Q和：当Q=1，=0；反之亦然10.3锁存器基本RS触发器（a）逻辑图;（b）逻辑符号；（c）逻辑符号2.逻辑功能分析触发器有两个稳定状态。Qn为触发器的原状态（现态），即触发信号输入前的状态；Qn+1为触发器的新状态（次态），即触发信号输入后的状态。其功能可采用状态表、特征方程

6、式、逻辑符号图以及状态转换图、波形图或称时序图来描述。状态表如上图（a）所示可知:Qn+1=从状态表中可知：该触发器有置“0”、置“1”功能。R与S均为低电平有效，可使触发器的输出状态转换为相应的0或1。RS触发器逻辑符号如图(b)、(c)所示，方框下面的两个小圆圈表示输入低电平有效。当R、S均为低电平时，输出状态不定，有两种情况：当R=S=0，Q==1，违犯了互补关系；当RS由00同时变为11时，则Q（)=1（0），或Q()=0（1），状态不能确定。状态表输入输出逻辑功能RSQnQn+1000×不定

7、1×0100置0101001置1111100保持不变11卡诺图特征方程式据表画出卡诺图如图所示，化简得：R+S=1(约束条件)状态图状态转换图（简称状态图）图中,圆圈表示状态的个数，箭头表示状态转换的方向，箭头线上标注的触发信号取值表示状态转换的条件。波形图波形图，画图时应根据功能表来确定各个时间段Q与的状态。综上所述，基本RS触发器具有如下特点：(1)它具有两个稳定状态，分别为1和0，称双稳态触发器。如果没有外加触发信号作用它将保持原有状态不变，触发器具有记忆作用。在外加触发信号作用下，触

8、发器输出状态才可能发生变化，输出状态直接受输入信号的控制，也称其为直接复位-置位触发器。（2）当R、S端输入均为低电平时，输出状态不定,即R=S=0，Q==1，违犯了互补关系。当RS从00变为11时，则Q（）=1（0），Q（[]）=0（1），状态不能确定。(3)与非门构成的基本RS触发器的功能,可简化为功能表RSQn+1功能00011011×01Qn不定值0值1不变10.3.2门控RS锁存器（同步RS触