第5章 时序逻辑电路

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1、第5章时序逻辑电路5.1 时序逻辑电路概述1. 时序逻辑电路的基本概念时序逻辑电路的特点:电路在任何时候的输出稳定值,不仅与该时刻的输入信号有关,而且与该时刻以前的电路状态有关;电路结构具有反馈回路.2. 时序逻辑电路的结构模型外部输入信号XZ 外部输出信号组合电路存储电路状态信号Q W 驱动信号3. 时序逻辑电路的描述方法（1）逻辑方程输出方程: Z(t n )=F[X(t n ),Q(t n )] 驱动方程: W(t n )=G[X(t n ),Q(t n )] 状态方程: Q(t n+1)=H[W(t n ),Q(t 

2、n )]（2）状态表输入输入原状态新状态输出X原状态XQ n Q n+1Z Q n n+1 Q/Z新状态/输出（3）状态图Q n+1新状态X/Z 输入/输出原状态Q n （4）时序图(定时波形图) SetResetQ4. 时序逻辑电路的分类（1）按存储电路中存储单元状态改变的特点分类同步时序电路、异步时序电路（2）按输出信号的特点分类米里(Mealy)型:输出信号不仅仅取决于存储电路的状态，而且还取决于外部输入信号。摩尔(Moore)型:输出信号仅仅取决于存储电路的状态，而和该时刻的外部输入信号无关. （3）按时序电路的逻辑

3、功能分类计数器、寄存器、移位寄存器存储电路存储电路由存储器件组成,能存储一位二值信号的器件称为存储单元电路.存储单元电路大多是双稳态电路. 双稳态电路特点: ①具有两个稳定状态,用0和1表示,在无外信号作用时, 电路长期处于某个稳定状态，这两个稳定状态可用来表示一位二进制代码。②它有一个或多个输入端，在外加信号激励下，可使电路从一个状态转换成另一个状态。两类存储单元电路：(1) 锁存器(2)触发器锁存器:直接由激励信号控制电路状态的存储单元. 触发器:除激励信号外,还包含一个称为时钟的控制信号输入端.激励信号和时钟一起控制电

4、路的状态.锁存器和触发器工作波形示意图: SetSQ ResetR Q Q SetResetSQ ClockCQ R Q 5.2 锁存器5.2.1普通锁存器1. RS 锁存器的电路结构及逻辑符号S≥1DQ SQ SQ 或≥1R Q R Q Q R D两个输入端(激励端): S D :置位端(置1端); RD :复位端(置0端); 定义: Q=0,Q=1为0状态;   Q=1,Q=0为1状态. 2. RS 锁存器的逻辑功能分析设:电路的原状态表示为Q n ,新状态表示为Q n+1. ①S D =0; RD =0 (无激励信号)

5、,有下列两种情况: 0 ≥110 ≥10Q Q 011≥100≥110 Q 0 Q 结论: Qn+1 =Qn②S D =0; RD =1 (置0信号有效): 0≥11Q 0结论: Q n+1=01≥10Q 1 ③S D =1; RD =0 (置1信号有效): 1 ≥10Q 1结论: Q n+1=10≥11Q 0 ④S D =1; RD =1 (置0、置1同时信号有效): 1≥100 ≥110 ≥10Q Q Q 0010≥101≥100≥111 Q 0 Q 0 Q 作用时激励信号同时消失后一般情况下，S D =RD =1应禁止

6、使用。RS锁存器的约束条件：S D RD =0。SR Q n Q n+1DD(3) RS锁存器的功能描述0      0       0        0 }保持0      0       1        1 ①特性表0      1       0        0 }置00      1       1        0 ②特性方程1      0       0        1 }置11      0       1        1 Q n+1=S +RQ n D D 1      1       0 ×}禁止

7、S D RD =01      1       1 ×③状态图S=1 R =0 DDS=×DS=0 D0 1R =0 DR =×DS=0 R =1 DDRS锁存器工作波形图（初态假设为0）S D 0 1 0 1 0 0 0 1 R0 0 0 1 0 1 0 0 D Q 1 0 0 0 ×1 1 0 Q0 1 1 0 ×0 0 1 由与非门构成的RS锁存器：S& DQ SQ SQ 或& R Q R Q R Q DR Q n DSR Q n Q n+1SD00 01 11 10 DD0      0       0 ×}禁止0 

8、××1 1 0      0       1 ×0      1       0        1 }置11 0 0 1 0 0      1       1        1 1      0       0        0 }置0Q n+1=S D +RD Q n 1      0