数字系统设计Verilog第13章

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1、第13章通信与信号处理设计实例13.1m序列发生器13.2Gold码13.3CRC校验码13.4FSK解调13.5数字过零检测与等精度频率测量13.6QPSK调制器的FPGA实现13.7FIR数字滤波器13.8FPGA信号处理基础及浮点计算实例内容第13章通信与信号处理设计实例13.1m序列发生器m序列的原理与性质n级线性反馈移位寄存器模型n为5反馈系数Ci＝(45)8的m序列发生器的原理图（QuartusⅡ）13.1m序列发生器【例13.1】n为5反馈系数Ci＝(45)8的m序列发生器modulem_sequence(clr,clk,m_out);inputclr,clk;output

2、regm_out;reg[4:0]shift_reg;always@(posedgeclkornegedgeclr)beginif(~clr)beginshift_reg<=0;end//异步复位，低电平有效elsebeginshift_reg[0]<=shift_reg[2]^shift_reg[4];shift_reg[1]<=shift_reg[0];shift_reg[2]<=shift_reg[1];shift_reg[3]<=shift_reg[2];shift_reg[4]<=shift_reg[3];//上面4条语句等价于shift_reg[4:1]<=shift_reg

3、[3:0];m_out<=shift_reg[4];endendendmodule【例13.2】n为5反馈系数Ci分别为(45)8，(67)8，(75)8的m序列发生器modulem_seq5(clr,clk,sel,m_out);inputclr,clk;outputregm_out;reg[4:0]shift_reg;input[1:0]sel;//设置端，用于选择反馈系数always@(posedgeclkornegedgeclr)beginif(~clr)beginshift_reg<=0;end//异步复位，低电平有效elsebegincase(sel)2'b00:begin/

4、/反馈系数Ci为(45)8shift_reg[0]<=shift_reg[2]^shift_reg[4];shift_reg[4:1]<=shift_reg[3:0];end2'b01:begin//反馈系数Ci为(67)8shift_reg[0]<=shift_reg[0]^shift_reg[2]^shift_reg[3]^shift_reg[4];shift_reg[4:1]<=shift_reg[3:0];end2'b10:begin//反馈系数Ci为(75)8shift_reg[0]<=shift_reg[0]^shift_reg[1]^shift_reg[2]^shift_r

5、eg[4];shift_reg[4:1]<=shift_reg[3:0];enddefault:shift_reg<=5'bX;endcasem_out<=shift_reg[4];endendendmodule13.2Gold码Gold码是Gold于1967年提出的，它是用一对优选的周期和速率均相同的m序列模2加后得到的。Gold码产生框图n为5反馈系数Ci为(45)8和(57)8的Gold码序列发生器的原理图（QuartusⅡ）【例13.3】n为5反馈系数Ci分别为(45)8和(57)8的Gold码序列发生器modulegold(clr,clk,gold_out);inputclr,

6、clk;outputgold_out;reg[4:0]shift_reg1,shift_reg2;assigngold_out=shift_reg1[4]^shift_reg2[4];//两个m序列异或always@(posedgeclkornegedgeclr)beginif(~clr)beginshift_reg1<=5'b00001;shift_reg2<=5'b00001;end//异步复位elsebeginshift_reg1[0]<=shift_reg1[2]^shift_reg1[4];//反馈系数Ci为(45)8shift_reg1[4:1]<=shift_reg1[3:

7、0];shift_reg2[0]<=shift_reg2[1]^shift_reg2[2]^shift_reg2[3]^shift_reg2[4];//反馈系数Ci为(57)8shift_reg2[4:1]<=shift_reg2[3:0];endendendmodule13.3CRC校验码13.4FSK解调FSK解调原理设有一个正弦信号如下：FSK解调在正弦波上的三个采样点的公式为：FSK解调对上面三个公式使用算术操作和三角变换法