Verilog 数字系统设计.ppt

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1、Verilog数字系统设计杨晖北京航空航天大学电子信息工程学院第一讲Verilog概述1.硬件描述语言硬件描述HDL(HardwareDescriptionLanguage)语言，是一种用形式化方法来描述数字电路和系统的语言。历史上出现的HDL甚多，成为国际标准只有两种VerilogHDL和VHDL。HDL语言既包含一些高层程序设计语言的结构形式，同时也兼顾描述硬件线路连接的具体构件。通过使用结构级或行为级描述可以在不同的抽象层次描述设计,主要包括三个领域五个抽象层次。HDL语言是并发的，即具有在同一时刻执行多任务的能力。HDL语言有时序的概念。

2、HDL语言的主要特征HDL抽象层次描述表行为结构物理系统级性能描述部件定义及它们之间的逻辑连接形式芯片、模块、电路板、子系统算法级接口应答算法硬件模块、数据结构部件、电路板之间的连接寄存器传输级寄存器操作状态表部件定义及连接芯片、宏单元逻辑级布尔方程描述门电路、触发器、锁存器标准单元布局图电路级微分方程表达晶体管、电阻、电容、电感元件晶体管布局图2.VerilogHDL的历史1983年，GDA(GateWayDesignAutomation)公司的PhilMoorby首创VerilogHDL语言。1984-1986年，Verilog-XL诞生。P

3、hilMoorby设计并完善了第一个Verilog仿真器Verilog-XL。1989年，Cadence收购GDA公司。VerilogHDL语言成为Cadence的私有财产。1990年，公开VerilogHDL语言，成立OVI(OpenVerilogInternation)组织负责Verilog语言的发展。VerilogHDL的历史1995年，IEEE制定VerilogHDL的IEEE标准VerilogHDL1364-1995，VerilogHDL语言成为国际标准。2001年，IEEE发布廖VerilogHDL1364-2001，标准中包含模拟电

4、路的内容。3.VerilogHDL和VHDL的比较VerilogHDL和VHDL均为IEEE标准，在大多数情况下，两者基本相同。VerilogHDL和C语言的风格相似，如果有C语言的基础，比较容易入门，而VHDL来源于Ada语言，需要一定的专业培训。一般认为VerilogHDL在系统抽象级比VHDL略差，在门级开关电路描述方面强于VHDL。4.使用Verilog设计数字系统的优点和电路图输入方法的比较电路图只能描述连接关系。VerilogHDL方法与工艺无关。VerilogHDL方法容易输入、修改、移植、协作。软核、固核和硬核的使用5.Veril

5、ogHDL设计流程自顶向下Top-Down设计方法系统级设计模块A模块B模块C模块A-1模块A-2模块B-1模块C-1模块C-2……设计流程设计、仿真的描述系统设计功能分割模块设计功能仿真功能仿真（前仿真）设计综合优化映像布局布线门级仿真（后仿真）