四位二进制减法器

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1、成绩评定表学生姓名班级学号专业通信工程课程设计题目四位二进制计数器评语组长签字：成绩日期2016年5月7日课程设计任务书学院信息科学与工程专业通信工程学生姓名班级学号1课程设计题目四位二进制同步减法计数器（缺0010，0011，0110,1000）实践教学要求与任务:1.了解数字系统设计方法。2.熟悉VHDL语言及其仿真环境、下载方法。3.熟悉Multisim仿真环境。4.四位二进制同步减法计数器（缺0010，0011，0110，1000）工作计划与进度安排:第一周熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，包括采用触发器设计和超高速硬件描述语言设计，体会自上而

2、下、自下而上设计方法的优缺点。第二周在QuartusⅡ环境中用VHDL语言实现（各人题目），在仿真器上显示结果波形，并下载到目标芯.片上，在实验箱上观察输出结果。在Multisim环境中仿真实现（各人题目），并通过虚拟仪器验证其正确性。指导教师：2016年月日专业负责人：2016年月日学院教学副院长：2016年月日目录一、课程设计目的-1-二、设计框图-1-三、实现过程-2-1.QUARTUSⅡ实现过程-2-1.1建立工程。-2-1.2VHDL源程序-6-1.3波形仿真-7-1.4引脚锁定与下载-11-1.5仿真结果分析-12-2.MULTISM实现过程-13-2.1求驱动方程-13-2

3、.2画逻辑电路图-17-2.3逻辑分析仪的仿真-19-2.4结果分析-19-四、总结-20-五、参考书目-21-一、课程设计目的1：了解同步加法计数器工作原理和逻辑功能。2：掌握计数器电路的分析、设计方法及应用。3：学会正确使用JK触发器。二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。在本课程设计中，四位二进制同步加法计数器用四个CP上升沿触发的JK触发器实现，其中有相应的跳变，即跳过了1101,1110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下：11

4、1111101101110010110000100100000001010001010111（缺少0010，0011，0110,1000）B:状态转换图-20-三、实现过程1.QuartusⅡ实现过程1.1建立工程。创建一个工程，具体操作过程如下：（1）点击File–>NewProjectWizard创建一个新工程，如图1；图1（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，若目录不存在，系统可能提示创建新目录，如图2所示，点击“是”按钮创建新目录；-20-图2（3）系统提示是否需要加入文件，在此不添加任何文件，如图3；图3-20-（4）点击Next，进入

5、设备选择对话框，如图4，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；图4（5）点击Next，系统显示如图5，提示是否需要其他EDA工具，这里不选任何其他工具；图5-20-（6）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，，在窗口左侧显示出设备型号和该工程的基本信息等。图1.1图1.2-20-1.2VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entitycount10isPORT(cp,r

6、:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));endcount10;ARCHITECTUREoneOFcount10ISSIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(cp,r)BEGINifr='0'thencount<="1111";elsiFcp'EVENTANDcp='1'THENifcount="1001"THENcount<="0111";elsiFcount="0111"THENcount<="0101";elsiFcount="0100"THENcount<="0001"

7、ELSEcount<=count-1;ENDIF;endif;ENDPROCESS;q<=count;endone;-20-1.3波形仿真（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDLFile，如图6；图6（2）在编辑窗口中编辑程序，如图7；-20-图7（3）输入程序后，存盘；（4）点击Processing->StartCompilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图