EDA课程设计：数字秒表的设计

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1、EDA课程设计报告——数字秒表的设计指导老师：时间：组员：一、设计流程1.文本编辑：用Active-HDL的编译环境进行编写源代码，编译通过后，保存为.hdl文件格式。2.功能仿真：将文件调入Active-HDL仿真环境里进行功能仿真，检查逻辑功能是否正确。3.逻辑综合与物理实现：将源代码调入ISE软件中，逻辑综合，管脚分配，下载到FPGA板上调试物理实现。二、设计规划本系统设计采用自顶向下的设计方案，系统的整体组装设计原理图如图1所示，它主要由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块分别完成计时过程的控制功能、计时功

2、能与显示功能。数字秒表计时控制电路控制状态机计时电路显示电路时基分频电路计数器六十进制计数器扫描电路七段译码器一百进制计数器图1系统组成框图三、各模块的原理及其程序本系统设计由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块实现秒表不同的功能。1、控制模块计时模块的作用是针对计时过程进行控制。计时控制模块可用俩个按钮来完成秒表的启动、停止和复位。部分源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCTRLISPORT

3、(CLR,CLK,SP:INSTD_LOGIC;EN:OUTSTD_LOGIC);…………………………………………COM:PROCESS(SP,CURRENT_STATE)BEGINENDIF;ENDPROCESS;ENDBEHAVE;2、时基分频模块时基分频模块的作用把输入时钟信号变为分频输出信号。部分源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCB10ISPORT(CLK:INSTD_LOGIC;CO:OUTSTD_LO

4、GIC);ENDCB10;ARCHITECTUREARTOFCB10ISSIGNALCOUNT:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFRISING_EDGE(CLK)THENIFCOUNT="1001"THENCOUNT<="0000";CO<='1';ELSECOUNT<=COUNT+1;CO<='0';ENDIF;ENDIF;ENDPROCESS;ENDART;3、计时模块计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数。他是由四个十进制计数器和俩个六进制计

5、数器构成，其中毫秒位、十毫秒位、秒位和分位采用十进制计数器，十秒位和十分位采用六进制计数器。部分源程序：十进制计数器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCDU10ISPORT(CLK:INSTD_LOGIC;CLR,EN:INSTD_LOGIC;CN:OUTSTD_LOGIC;COUNT10:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCDU10;……………………………………………………………………

6、……ENDIF;ENDIF;ENDPROCESS;ENDART;六进制计数器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCDU6IS……………………………………………………………………ENDIF;ENDIF;ENDPROCESS;ENDART;计数器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNTIS……………………

7、…………………………………………ENDART;4、显示模块计时显示电路的作用是将计时值在LED数码管上显示出来。计时电路产生的值经过BCD七段译码后，驱动LED数码管。计时显示电路的实现方案采用扫描显示。部分源程序：数据选择器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYMULXISPORT(CLK,CLR,EN:INSTD_LOGIC;S_1MS:INSTD_LOGIC_VECTOR(3DOWNTO0);S_10MS:INSTD_

8、LOGIC_VECTOR(3DOWNTO0);S_100MS:INSTD_LOGIC_VECTOR(3DOWNTO0);S_1S:INSTD_LOGIC_VECTOR(3DOWNTO0);S_