全数字锁相环的VHDL设计【毕业论文】

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1、本科毕业设计全数字锁相环的VHDL设计I摘要锁相技术是一种实现相位反馈与信号合成的基本方法，在通信系统具有广泛的应用。利用锁相技术得到的锁相环是一个闭环相位自动控制系统，它的输出信号自动跟踪输入信号的相位变化，利用输出信号和输入信号的相位差，靠反馈控制达到生成特定输出信号的目的。本设计为改善数字通信系统的同步性能，应用所学的电子信息专业知识和电子设计自动化方法，对数字锁相环的电路设计进行研究。在分析模拟锁相环缺点的基础上，介绍了数字锁相环的优点和工作原理，利用VHDL语言进行全数字锁相环电路设计，使锁相环在具有抗干扰能力的前提下，能迅速调整相位达到锁

2、定状态。论文详述了数字锁相环三个主要模块的设计过程，最后通过MAX+plusII软件仿真验证了设计结果的正确性。关键字：数字锁相环；VHDL；MAX+plusIIIAbstractPhase-lockedtechnologyisabasicmethodtorealizethephasefeedbackandsignalsynthesis,andhaswideapplicationinthecommunicationsystem.Usingthephaselocktechnicalgetphaselockloopisaclosed-loopphasea

3、utomaticcontrolsystem,itsoutputsignalautomatictrackingthephasechange,inputsignaloutputsignalandtheinputsignalbythephasedifference,relyonfeedbackcontrolachievethepurposeofgeneratingspecificoutputsignal. Thedesignofthedigitalcommunicationsystemforimprovingthesynchronousproperties

4、,applicationofelectronicinformationlearnedprofessionalknowledgeandelectronicdesignautomationmethodofdigitalandphaselockloopcircuitdesignforresearch.Inphaselockloopsimulationanalysisbasedondefects,introducestheadvantagesofdigitalphase-lockedloopandworkingprinciple,usingVHDLlangu

5、agetodigitalandphaselockloopcircuitdesign,makeandphaselockloopinhasthepremiseofanti-interferenceability,canrapidlyadjusttolockthephasestate.Thepapernarrativesthedigitalandphaselockloop,thethreemainmoduledesignprocessindetail.Finally,thesoftwareMAX+plusIIsimulationverifythecorre

6、ctnessoftheresultsofthedesign.Keyword：digitalphaselockloop;VHDL;MAX+plusII27目录第1章绪论11.1.课题研究的意义11.2.国内外研究状况11.2.1.锁相环技术发展概况11.2.2.现状和发展21.3.论文研究内容2第2章锁相环工作原理及应用概述32.1.锁相环简介32.2.锁相环的工作原理32.3.全数字锁相环的应用42.4.全数字锁相（ADPLL）环模块以及模块简介5第3章数字锁相环的设计方案83.1.数字锁相环的设计方法及性能要求83.1.1.数字锁相环DPLL的设计

7、方法83.1.2.数字锁相环DPLL的性能指标83.2.数字锁相环设计方案8第4章设计工具及开发环境介绍94.1.关于EDA技术的概述94.2.可编程逻辑器件CPLD简介94.3.HDL设计语言—VHDL114.3.1.HDL简介114.3.2.VHDL系统设计的特点114.3.3.VHDL语言的优势124.3.4.VHDL的基本结构124.3.5.VHDL语言在EDA的应用144.4.MAX+plusⅡ开发环境环境144.4.1.MAX+plusⅡ介绍144.4.2.MAX+plusⅡ的设计输入方法144.4.3.MAX+plusⅡ应用步骤15第5

8、章全数字锁相环电路设计205.1.ADPLL总设计框图20275.2.ADPLL各模块设计具体流程205.2