《基于vhdl的全数字锁相环的设计》有关键部分的源代码

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1、ISSN100928984长春工程学院学报(自然科学版)2005年第6卷第3期18/23CN2221323/NJ.ChangchunInst.Tech.(Nat.Sci.Edi.),2005,Vol.6,No.353256基于VHDL的全数字锁相环的设计12倪虹霞,杨信昌(1.长春工程学院电气与信息学院,长春,130021;2.中国人民解放军4308工厂,青岛266042)摘　要:叙述了全数字锁相环的工作原理,提出了应2N)计数器得到。用VHDL技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD予以实现,给出了系统主要模块的设计过程和仿真结果

2、。关键词:数字锁相环;电子设计自动化;VHDL语言;复杂可编程逻辑器件中图分类号:TP33文献标识码:A文章编号:100928984(2005)0320053204图1　全数字锁相环路结构框图2　数字锁相环的原理与实现0　引言全数字锁相环原理如图2所示,其中:clk为时全数字锁相环(DPLL)由于避免了模拟锁相环钟频率,等于32fo;U1为输入,频率为fo;j为异或门存在的温度漂移和易受电压变化影响等缺点。从而鉴相器的输出,它作为变模可逆计数器的方向控制具备可靠性高、工作稳定、调节方便等优点。在调制信号;out为加/减脉冲控制器的输出;U2为DPLL

3、的解调、频率合成、FM立体声解码、图像处理等各个方输出,在相位锁定的频率为fo,相位与输入U1相差面得到广泛的应用。随着电子设计自动化(EDA)技∏/2;D、C、B、A可预置变模可逆计数器的模数,术的发展,采用大规模可编程逻辑器件(如CPLD或它在0001—1111范围内变化,相应的模数在2.FPGA)和VHDL语言来设计专用芯片ASIC和数字3—2.17范围内变化;En为可逆计数器使能端。系统,而且可以把整个系统集成到一个芯片中,实现系统SOC,构成片内锁相环。下面介绍采用VHDL技术设计DPLL的一种方案。1DPLL的基本结构全数字锁相环结构框图

4、如图1所示,由数字鉴相器、数字环路滤波器和数控振荡器3部分组成。设计中数字鉴相器采用了异或门鉴相器;数字环路滤波器由变模可逆计数器构成(模数K可预置);数控振荡器由加/减脉冲控制器和除N计数器构成。可逆计数器和加/减脉冲控制器的时钟频率分别为Mfo和2Nfo。这里fo是环路的中心频率,一般情况下M和N为2的整数幂。时钟2Nfo经除H(=M/收稿日期:2004-12-23图2DPLL原理图作者简介:倪虹霞(1973,9-),女(汉),吉林,讲师主要研究数字图像处理。©1994-2006ChinaAcademicJournalElectronicPubl

5、ishingHouse.Allrightsreserved.http://www.cnki.net54长春工程学院学报(自然科学版)2005,6(3)2.1　鉴相器的设计系统工作无相位差,由锁相环原理知,u1和u2的相异或门鉴相器用于比较输入信号u1与数控振位差0,异或门鉴相器输出是一个对称的方波,如图荡器输出信号u2的相位差,其输出信号ud作为可4(a)所示。因此可逆计数器在相同的时间间隔内进逆计数器的计数方向控制信号。当ud为低电平时行加或减计数,只要k足够大,那么从零开始的计数(u1和u2有同极性时),可逆计数器作“加”计数。反就不会溢出或不够

6、。之,当ud为高电平时,可逆计数器作“减”计数。若u1开始落后u2,异或门输出不对称,那么计当环路锁定时,fi和fo正交,鉴相器的输出信号数器加计数时间比减计数时间长,其结果计数器随Ud为50%占空比的方波,此时定义相位误差为零,着时间的增长将溢出,产生一个进位脉冲。相反,若在这种情况下,可逆计数器“加”和“减”的周期是相U1开始滞后U2,计数器将产生一个借位脉冲。进同的,只要可逆计数器只对其时钟的k值足够大(k位和借位脉冲可用来控制DCO,使得DCO输出的脉>M/4),其输出端就不会产生进位或借位脉冲,加冲数根据进位和借位来加上或者是删除一些脉冲,

7、/减脉冲控制器只对其时钟2Nfo进行二分频,使fi实际上也就改变了DCO的输出频率。变模可逆计和fo的相位保持正交。在环路未锁定的情况下,若数器的设计由VHDL完成,程序如下:Ud=0时它使可逆计数器向上加计数,并导致进位libraryieee;脉冲产生,进位脉冲作用到加/减脉冲控制器的useieee.stdËlogicË1164.all;“加”控制端i,该控制器便在二分频过程中加入半useieee.stdËlogicËunsigned.all;个时钟周期,即一个脉冲。反之,若Ud=1时,可逆entityliis计数器进行减计数,并将反出解围脉冲到加

8、/减脉port(clk,j,en,d,c,b,a:instdËlogic;冲控制器的“减”输入端d,于是,该