4选1选通器verilog代码

《4选1选通器verilog代码》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、3实验33.1实验内容题目：设计一个1位的四选一多路选择器要求：1.使用二选一多路选择器模块进行搭建2.出现正确的仿真波形，无需板子上验证。3.2实验步骤1.系统设计利用3个2选1选通器搭建4选1一位选通器。利用第二题中已编写好的2选1选通器，在新编写的4选1中实例化三个子模块实现。设计原理图如下：2.重要源代码及注释4选1：modulemux4to1(a,b,c,d,s1,s2,out);inputwirea,b,c,d;inputwires1,s2;outputwireout;wireout1,out2;mux2to1f

2、1(.a(a),.b(b),.sel(s1),.out(out1));mux2to1f2(.a(c),.b(d),.sel(s1),.out(out2));mux2to1f3(.a(out1),.b(out2),.sel(s2),.out(out));endmodule子模块——2选1：modulemux2to1(a,b,sel,out);inputa,b,sel;outputout;wireout;assignout=sel?a:b;endmodule3.3结果分析1．Testbench代码moduletest();reg

3、a,b,c,d,s1,s2;wireout;mux4to1U0(.a(a),.b(b),.c(c),.d(d),.s1(s1),.s2(s2),.out(out));initialbegina=0;b=0;c=0;d=0;s1=0;s2=0;endalwaysfork#10a=1;#20a=0;#15b=1;#10b=0;#5c=1;#10c=0;#30d=1;#20d=0;#5s1=0;#10s1=1;#10s2=1;#20s2=0;joinendmodule2．仿真波形图3．说明S1S2对应输出：00——d;01——b;

4、10——c;11——a;0~10ns:s1s2为00,out=d;10~20ns:s1s2为11,out=a;20~30ns:s1s2为10,out=c;后续波形也同样符合逻辑设计。