复杂数字系统设计实验报告

《复杂数字系统设计实验报告》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、复杂数字系统设计实验报告物理学院光学与光学工程系王启星SA15038040一．实验标题：多功能数字种的设计二．实验目的、任务和要求1、数字系统设计问题设计一个能进行时、分、秒计时的12h制或24h制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对时、分和秒进行手动调节，以校准时间，每逢整点．产生报时音报时。2、设计提示此设计问题可分为主控电路、计数器模块和扫描显示三大部分，其中计数器部分的设计是已经非常熟悉的问题，只要掌握六十进制、十二进制的计数规律，用同步计数或异步计数都可以实现，扫描显示模块也已经介绍过，所以主控电路中各种特殊功能的实现是这个设计问题的

2、关键。用两个电平信号A、B进行模式选择，其中，AB＝00为模式0，系统为计时状态；AB＝01为模式1，系统为手动校时状态；AB=10为模式2，系统为闹钟设置状态。设置一个turn信号，当turn＝0时，表示在手动校对时，选择调整分部分；当turn=1时，表示在手动校对时，选择调整时部分。设置一个change信号，在手动校时或闹钟设置模式下，每按一次，计数器加1。设置一个reset信号，当reset＝0时，整个系统复位；当reset=1时，系统进行计时或其他特殊功能操作。设置一个关闭闹钟信号reset1，当reset1=0时，关闭闹铃信号：reset1=1可对闹铃进行设置。设置状态

3、显示信号(发光二极管)：LD_alert指示是否设置了闹铃功能；LD_h指示当前调整的是时信号；LD_m指示当前调整的是分信号。当闹铃功能设置后(LD_atert=1，系统应启动一个比较电路，当计时与预设闹铃时间相等时，启动闹铃声，直到关闭闹铃信号有效。整点报时由分和秒计时同时为0〔或60)启动，与闹铃声共用一个扬声器驱动信号out。系统计时时钟为clk＝1Hz，选择另—个时钟clk_1k＝1024Hz作为产生闹铃声、报时音的时钟信号。三、实验系统结构设计分析1.模块划分思想及方法本设计总共分为四个模块：分频模块、计数控制模块、整点报时模块、数码管显示模块（1）分频模块：本次使用

4、的开发板晶振频率为50MHz，将其分到1hz需要计数器从0计数到49999999时给输出时钟一个脉冲则输出的时钟为1hz。（2）计数控制模块本模块分为两部分，一个是技术部分，一部分为控制部分。技术部分是两个60进制计数器和一个24进制的计数器，有两种办法实现，一个是通过计数器级联的办法实现，另一种是用ifelse语言实现，本次设计采用后者，已六十进制计数器为例首先判断各位是否到九，如果到九，该为置零，然后判断十位，如果十位为五，则十位为零，否则十位加一。如果个位不到就，就只有个位加一操作。控制部分采用case语句进行判断，判断条件为rest1，A,B按键的值。（1）整点报时模块本

5、模块分设计思想是判断分，秒，时三为是否跟所设闹钟是否一致，如果一致点亮LED等，另外还要判断，分秒两个计数器是否为零，为零也要点亮LED灯。（2）数码显示模块数码显示模块分为三部分，第一部分为扫描电路，本部分用一个八进制计数器实现。第二部分为赋值电路，用case语句将每个数码显示屏的内容加载到每个屏中。第三部分为七段数码管点亮，本次设计的数码管为低电平有效。同样用case语句完成。2.模块框图及作用主控电路主要作用是根据外边按键的状态去控制计数器计数以及扬声器是否发声计数器模块主要作用是根据控制电路发来的信号，进行相应计数显示模块作用就是将计数器的值显示出来。3.各模块引脚定义及

6、作用分频模块clk_in为系统内部的晶振时钟，clk_out1位1hz时钟，用于作为计数器时钟，clk_out2为10khz时钟，用于作为显示扫描电路的时钟。计数控制模块clk为1hz时钟，rest为复位键，rest_1是闹钟控制键，turn，chang，kongzhi为状态选择键，其中控制就是A，B两个按键的矢量组。输出secminh为计数器输出，其他为设置闹铃时秒分时的输出。整点报时模块clk为1hz时钟输入其他输入端口为计数器输出以及闹铃的秒时分输出显示模块输入端除了计数器、闹铃的分秒输入外，还有控制输入包括rest_1,A,B三个的按键信息，决定数码管显示的是计数内容还是

7、闹铃时间。Clk采用10khz时钟四实验代码设计及分析1.模块完成代码分屏模块代码libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityfenpinisPort(clk_in:inSTD_LOGIC;clk_out1:outSTD_LOGIC;clk_out2:outSTD_LOGIC);endfenpin;architectu