复杂数字电路设计实验报告_数字抢答器

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1、复杂数字电路设计实验报告——数字式竞赛抢答器一.实验题目名称:数字式竞赛抢答器二.实验目的、任务和要求:设计—个可容纳四组参赛的数字式抢答器，每组设一个按钮供抢答者使用。抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用；设置一个主持人“复位”按钮，主持人复位后，开始抡答，第一信号鉴别锁存电路得到信号后，用指示灯显示抡答组别，扬声器发出2—3s的音响。设置犯规电路，对提前抢答和超时答题(例如3min)的组别鸣笛示警，并由组别显示电路显示出犯规组别。设置一个计分电路，每组开始预置10分，由主持人记分，答对一次加

2、1分，答错一次减1分。三.实验系统结构设计分析1.模块划分思想和方法;本试验系统分为第一信号鉴别、锁存模块、答题计时电路模块、计分电路模块和扫描显示模块四部分。第—信号鉴别锁存模块的关键是准确判断出第一枪答者并将其锁存，在得到第一信号后，将输入端封锁，使其他组的抢答信号无效，可以用触发器或锁存器实现。设置抢答按钮K1、K2、K3、K4，主持人复位信号reset，扬声器驱动信号out。Reset=0时，第—信号鉴别、锁存电路、答题计时电路复位，在此状态下，若有枪答按钮按下，鸣笛示警并显示犯规组别；reset＝1时，开始枪答，

3、由第—信号鉴别锁存电路形成第一枪答信号，进行组别显示，控制扬声器发出音响，并启动答题计时电路，若计时时间到，主持人复位信号还没有按下则由扬声器发出犯规示警声。计分电路是一个相对独立的模块，采用十进制加／减计数器、数码管数码扫描显示，设置复位信号reset1、加分信号up、减分信号down，reset1=0时，所有得分回到起始分(10分)，且加分、减分信号无效；reset1=1时，由第一信号鉴别、锁存电路的输出信号选择进行加减分的组别，每按一次up，第一抢答组加—分；每按—次down，第一抢答组减一分。硬件系统示意图如下图所

4、示：2.模块框图和作用;抢答器模块框图抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用；主持人“复位”按钮，主持人复位后，开始抡答，第一信号鉴别锁存电路得到信号后，用指示灯显示抡答组别，扬声器发出2—3s的音响。犯规电路，对提前抢答和超时答题(例如3min)的组别鸣笛示警，并由组别显示电路显示出犯规组别。计分电路对每组开始预置10分，由主持人记分，答对一次加1分，答错一次减1分。扫描显示模块用于实时显示各组选手的得分。3.各模块引脚定义和作用.时钟：NET"clk"LOC="C9"

5、IOSTANDARD=l

6、vcmos33;加分：NET"up"LOC="L14"

7、IOSTANDARD=lvttl

8、PULLUP;扣分：NET"down"LOC="L13"

9、IOSTANDARD=lvttl

10、PULLUP;A组抢答按钮：NET"K1"LOC="H13"

11、IOSTANDARD=lvttl

12、PULLDOWN;B组抢答按钮：NET"K2"LOC="V4"

13、IOSTANDARD=lvttl

14、PULLDOWN;C组抢答按钮：NET"K3"LOC="D18"

15、IOSTANDARD=lvttl

16、PULLDOWN;D组抢答按钮：NET"K4"LOC

17、="K17"

18、IOSTANDARD=lvttl

19、PULLDOWN;LED提示灯：NET"outalarm"LOC="F9"

20、IOSTANDARD=lvttl

21、SLEW=slow

22、DRIVE=8;抢答重置：NET"reset"LOC="N17"

23、IOSTANDARD=lvttl

24、PULLUP;得分重置：NET"resetl"LOC="H18"

25、IOSTANDARD=lvttl

26、PULLUP;LCD各使能端与数据线：NET"LCD_RS"LOC="L18"

27、IOSTANDARD=LVCMOS33

28、DRIVE=4

29、SLEW=SL

30、OW;NET"LCD_RW"LOC="L17"

31、IOSTANDARD=LVCMOS33

32、DRIVE=4

33、SLEW=SLOW;NET"LCD_EN"LOC="M18"

34、IOSTANDARD=LVCMOS33

35、DRIVE=4

36、SLEW=SLOW;NET"data<3>"LOC="M15"

37、IOSTANDARD=LVCMOS33

38、DRIVE=4

39、SLEW=SLOW;NET"data<2>"LOC="P17"

40、IOSTANDARD=LVCMOS33

41、DRIVE=4

42、SLEW=SLOW;NET"data<1>"LOC="R16"

43、I

44、OSTANDARD=LVCMOS33

45、DRIVE=4

46、SLEW=SLOW;NET"data<0>"LOC="R15"

47、IOSTANDARD=LVCMOS33

48、DRIVE=4

49、SLEW=SLOW;四.实验代码设计以及分析:1.给出模块层次图;2.按模块完成的代码及注释.Justify模块（第一信号鉴别及锁