计组实验5-刘文斌

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1、武汉轻工大学计算机组成原理实验报告（五）姓名：刘文斌院系：数学与计算机学院班级：软件工程1303班学号：1305X0050老师：郭峰林2015.11.22实验五加减器实验【实验环境】1.Windows2000或WindowsXP2.Quartusll9.1sp2、DE2-115计算机组成原理教学实验系统一台。【实验目的】本次实验要求掌握加法器、减法器的设计与实现。【实验要求】可以利用原理图设计并实现1位、8位和32位加法器，以及32位加减器。设计1位加法器，将加法器中加入减法功能，可以利用SUB（减）的控制信号；【实验原理】加减器

2、是以二进制方式进行数字的加法或减法运算的器件，它能进行加法或减法运算,做减法运算时，是通过将减法运算转化为加法运算來实现的。它可以用全加器做成。（各种加减器的实验原理见后面具体描述）【实验步骤】5.11位加法器的原理图设计5.1.1实验原理两个二进制数字A,B和一个进位输入Co相加，产生一个和输出S,以及-个进位输出CP这种运算电路成为全加器（1位加法器）。1位加法器有两个输出S和Cl,其中S为加法器的和，C1为进位位输出。下表中列出一位全加器进行加法运算的输入输出真值表：表5-1加法器的真值表ABCoCis00000001010

3、10010111010001101101101011111根据以上真值表，可以得到1位加法器的输入与输出逻辑关系。S=（A㊉B）㊉CO；C]=(A・B)+((A㊉B)・Co)=(A・B)+(B・C)+(A・C)■扌」•D“o.B►31wt中►F»t««r(71"・•分»U««*U«r戶”4-►!•••*<5->CAZm■Pr・<>■D”•“ID>mPoyA□「「

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7、Mes“K图5.1.11位加法器的原理图5.1.3文件编译5.1.4功能仿真仿真结果及结果分析：feMasterTimeBar时-±1PO^:「~^T砸如~^T「X「飞减〔图5.1.21位加法器的仿真波形图在5-10ns时,A=l,B=0,C0=0,则Cl=0,S=l;在15-20ns时,A=l,B=l,C0=0,则Cl=l,S=0;在3O-35ns时,A=0,B=l,C()=l,则Cl=l,S=();

8、在35-40ns时，A=l,B=l,C0=l,则Cl=l,S=l;5.1.5生成原理图元器件切换到原理图窗口，点击【File】->[Create/Update]->[CreateSymbolFilesforCurrentFile],完成元件封装，假定保存的文件名为add_l0这样就生成了1位全加器的元器件，为示续步骤提供基础。1位加法器的封装图为：图5.1.31位加法器封装图5.18位加法器的原理图设计在5.1生成的1位全加器基础上,实现8位全加器。5.2.1实验原理8位加法器用于对两个8位二进制数进行加法运算，并产生进位。8位加

9、法器真值表如下所示：表5-28位加法器真值表输入输出A[7..0]B[7..0]CINS[7..O]COUTAB进位输入A+B+CIN进位输出表中A[7..0]表示A有8位输入端:A7-A0；B[7.・0]表示B有8位输入端:B7-B0；S[7・・0]表示S有8位输入端：S7-S0o8位加法器的A、B都有8个输入端，加上进位CIN,共有17个输入端。它冇9个输出端，即S7-S0和COLT,因此8位加法器可由8个1位加法器构成。5.2.2建立8位加法器原理图文件注意：建立新的8位全加器工程文件，在输入原理图Z前，请将5.1中的1位全

10、加器的原理图文件(add_l.bdf)和全加器元器件库文件(add_l.bsf)复制到当前的工程文件夹下，以便于使用自定义的加法器元器件。在原理图中使用红色松按钮选择add」原件。根据图屮捉示，完成8位加法器原理图的设计。••&,Tr・■itvaaUerf—*rt*«*TMTo—

11、X06X07X08x09X0AX0BX0C)KD谆9ab4Ar4EX4C：.4DXIE：(4FX50X51X52X53X54■"X55X56先7—1.CIN"l_Ol.COUTS・QS•4Ay4CX4E)50Y52】55X57X59X5BX5DX5