FALSE PATH的理解

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1、最近做了一点FPGA方面的工作，在用QuartusII对代码进行综合时四处查找资料，总算是对FALSEPATH有了一点点的理解，总得来说，FALSEPATH就是我们在进行综合分析时，不希望综合工具进行分析的那些路径。写出来和大家一起讨论。在QuartusII的一个培训文档里面解释了什么时候要用到FALSEPATH：1.从逻辑上考虑，与电路正常工作不相关的那些路径，比如测试逻辑，静态或准静态逻辑。2.从时序上考虑，我们在综合时不需要分析的那些路径，比如跨越异步时钟域的路径。下面举例说明：先看图1，MUX_1和MUX_2是两个多路选择器，MUX_1的使能端C接到时钟clk，MUX_2的使能端

2、C接到clk的反。于是可以发现MUX_1的S1端口是不可能经过MUX_2的S1端口到达MUX_2的D端口的，同理MUX_1的S2端口是不可能经过MUX_2的S2端口到达MUX_2的D端口。于是我们就不希望综合工具对这两条路径进行分析，就是说这两条路径就是我们所说的FALSEPATH：set_false_paths–throughMux_1/S1–throughMux_2/S1set_false_paths–throughMux_2/S2–throughMux_2/S2图1再看图2，模块test_logic表示一个测试逻辑，它并不真正实现我们电路的功能，只是为了测试电路功能。所以我们就不希

3、望综合工具对这这些路径进行分析，就是说这些路径就是我们所说的FALSEPATH：图2set_false_path–fall_fromclk1–to[get_pinstest_logic

4、*

5、datain]set_false_path–from[get_pinstest_logic

6、*

7、clk]-to[get_pinstest_logic

8、*

9、datain]set_false_path–from[get_pinstest_logic

10、*

11、clk]-to[get_portstest_out]然后看图3，reg1的输出和reg2的输入跨越了不同的时钟域clk1和clk2，我们不希望综合工具对

12、这这些路径进行分析，就是说这些路径就是我们所说的FALSEPATH：set_false_path–from[get_pinsreg1

13、clk]–to[get_pinsreg2

14、datain]图3最后我们看图4，clk_100和clk_66仍然是两个不同的时钟域，这也是FALSEPATH：set_false_paths–from[get_clocksclk_100]–to[get_clocksclk_66]set_false_paths–from[get_clocksclk_66]–to[get_clocksclk_100]实际上，这两条FALSEPATH可以用一条命令来代替：set_cl

15、ock_groups–exclusive–group{clk_100}–group{clk_66}–group{clk_200}这就涉及到set_clock_groups命令了，我们以后再说。图4接触数字电路的时间不长，当然对数字电路的理解就不深刻。这次就把我对FALSEPATH的理解用TimeQuest对DAC7512控制器进行时序分析在对某个对象下时序约束的时候，首先要能正确识别它，TimeQuest会对设计中各组成部分根据属性进行归类，我们在下时序约束的时候，可以通过命令查找对应类别的某个对象。TimeQuest对设计中各组成部分的归类主要有cells，pins，nets和por

16、ts几种。寄存器，门电路等为cells；设计的输入输出端口为ports；寄存器，门电路等的输入输出引脚为pins；ports和pins之间的连线为nets。具体可以参照下图（此图出自AlteraTimeQuest的使用说明）。下面我们按照本文第二部分用TimeQuest做时序分析的基本操作流程所描述的流程对DAC7512控制器进行时序分析。建立和预编译项目的部分相对简单，涉及到的也只是QuartusII的一些基本操作，这里我们就不再做具体的叙述。主要介绍如何向项目中添加时序约束和如何进行时序验证。首先建立一个名称与项目top层名字一致的sdc文件，然后按照下面的步骤添加时序约束。1.创建

17、时钟添加时序约束的第一步就是创建时钟。为了确保STA结果的准确性，必须定义设计中所有的时钟，并指定时钟所有相关参数。TimeQuest支持下面的时钟类型：a)基准时钟（Baseclocks）b)虚拟时钟（Virtualclocks）c)多频率时钟（Multifrequencyclocks）d)生成时钟（Generatedclocks）我们在添加时序约束的时候，首先创建时钟的原因是后面其它的时序约束都要参考相关的时钟的。基准时钟：基准