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1、No.3微处理机第3期Jun.,2007MICROPROCESSORS2007年6月大规模集成电路设计、制造与应用*FPGA设计中优化时序的原则与方法林昌辉,樊晓桠(西北工业大学航空微电子中心,西安710065)摘要:对数字电路而言,提高工作频率至关重要,因为更高的工作频率意味着更加强大的处理能力。以可编程逻辑设计基本原则之一的面积与速度的平衡与互换原则为指导思想,介绍了几种FPGA设计中通过消耗逻辑资源提高工作频率的设计思想和技巧。关键词:现场可编程逻辑;面积和速度;时序约束;逻辑复制中图分类号:TP303文
2、献标识码:A文章编号:1002-2279(2007)03-0006-04ThePrincipleandMethodsofImprovingWorkingTmiinginFPGADesignLINChang-hu,iFANXiao-ya(AviationMicroelectronicsCenter,NorthwesternPolytechnicalUniversity,Xian710072,China)Abstract:Tothedigitalcircui,tenhancingthedesignfrequencyisveryimpor
3、tan,tbecausethehigherfrequencymeansmorepowerfulprocessingability.Basingonthebalanceandinterchangebetweenareaandspeedprinciple,introducingseveraldesignskillsofimprovingworkingtimingbyconsumingmorelogicalresourceinFPGAdesign.Keywords:FPGA;AreaandSpeed;TimingConstraints;Logi
4、cduplicatedEP1S80B956C6,LE(逻辑单元)数量为79040,速度1引言等级为6,封装类型为BGA。使用QuartusII在不进ASIC(专用集成电路)器件具有设计自由度大、行优化设置的情况下进行了首次综合和布局布线,芯片中没有无用的单元或晶体管、芯片面积小、性能设计可以布局布线到目标器件当中,所消耗的逻辑高、大批量生产时成本低的特点,被大量地应用于电资源仅为56%(44262个LE),但是在将布线好的设子工业各领域。但传统的ASIC设计存在着开发周计工程下载到FPGA板上运行测试程序时处理器的期长、投片成本大,特别是
5、在一次投片不成功情况下工作频率仅为40M左右。由于外部总线时钟为需要重新改版的情况。FPGA验证是ASIC投片前66M,为了达到预先制定的内外同频工作的目标,我原型验证的重要手段,利用FPGA的高密度、高性能们需要对设计进行速度优化,使处理器工作频率上和可编程器件灵活编程的特点,可以弥补ASIC设升为66M。计流程中仿真的不足,通过FPGA验证也可以降低可编程逻辑设计有许多内在的规律可循,而其由于逻辑问题所造成ASIC开发中的成本损耗,从中之一就是面积和速度的平衡与互换原则,当我而降低投片风险。们的设计占用的逻辑资源远小于FPGA提供的逻
6、辑以航空微电子中心设计的32位RISC微处理器资源数时,就可以考虑通过逻辑复制等一系列手段龙腾R2为例,该处理器集成了定点单元,浮点单来提高我们的设计时序,也就是所谓的面积换速元,内存管理单元,高速缓存单元,总线接口单元,度。大容量的FPGA不但为系统设计师们提供了Load/Store单元等功能部件,设计已经流片成功,芯足够多的设计资源,而且也给面积换速度这一提片的电路规模达到400万门,工作频率233MHz。在高工作时序的方法提供了支持。前期的FPGA验证过程中,我们的验证平台使用的2面积和速度平衡和互换原则开发板为Alter
7、astratixDSPS80,使用的FPGA是Altera的Stratix系列器件,器件型号为这里的面积是指一个设计所消耗的FPGA*基金项目:国家自然科学基金资助项目(60573143);西北工业大学研究生创新种子基金(Z200646)作者简介:林昌辉(1982-),男,海南乐东人,硕士研究生,主研方向:计算机体系结构和ASIC系统设计。收稿日期:2006-06-143期林昌辉等:FPGA设计中优化时序的原则与方法7的逻辑资源数量。FPGA中的逻辑资源,也就是触时,也就是有多级扇出时,可能会出现如图1中左图发器(FF)和查找表
8、(LUT)。用设计所占用的等价所示的一些扇出路径的长延时。此时的解决方法就逻辑门数来衡量设计所消耗FPGA的逻辑资源数量是通过信号逻辑的复制来减少路径延时,如右图所
