FPGA和SOPC应用——时序分析与逻辑优化

FPGA和SOPC应用——时序分析与逻辑优化

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时间:2019-10-05

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1、FPGA和SOPC应用——时序分析与逻辑优化华中科技大学启明学院电工电子科技创新中心王贞炎内容时序分析基础TimeQuest时序分析器FPGA资源优化FPGA时序优化时序分析:时序分析是做什么的?帮助分析和验证一个设计中的时序是否符合要求所有的数据路径都会按照对应的约束被分析整个设计必须符合时序要求或例外指导fitter(布局布线器)布局布线出符合要求的结果时序分析:一些基本概念启动和锁存沿(launch&latchedge)建立和保持时间(setup&holdtimes)数据和时钟到达时间(data

2、&clockarrivaltime)数据需求时间(datarequiredtime)建立和保持时间裕量(setup&holdslack)恢复和移除时间(recovery&removaltime)时序分析:路径和分析三种路径:时钟路径(ClockPaths)数据路径(DataPaths)异步路径(AsynchronousPaths)两类分析:同步分析(Synchronous):分析时钟与数据路径异步分析(Asynchronous):分析时钟与异步路径时序分析:启动沿和锁存沿启动沿:使数据从源寄存器“发射

3、”出去的时钟沿锁存沿:使数据被目的寄存器锁存的时钟沿(一般来说,锁存沿在启动沿的后一个周期)启动沿锁存沿时序分析:建立和保持时间建立时间(TSU):在时钟有效沿之前数据必须保持稳定的最小时间保持时间(TH):在时钟有效沿之后数据必须保持稳定的最小时间建立时间和保持时间形成一个时间窗,在此窗之内,数据必须保持稳定。时序分析:数据到达时间数据到达目的寄存器数据输入端的时间数据到达时间(DAT)=启动沿+Tclk1+Tco+Tdata时序分析:时钟到达时间时钟到达目的寄存器时钟输入端的时间时钟到达时间(CA

4、T)=锁存沿+Tclk2时序分析:数据建立时间要求数据到达目的寄存器输入端的最迟时间数据建立时间要求(DRTSU)=CAT-TSU时序分析:数据保持时间要求数据在目的寄存器输入端消失的最早时间数据保持时间要求(DRTH)=CAT+TH时序分析:建立时间裕量数据到达时间与数据建立时间要求之间的裕量数据建立时间裕量(SetupSlack)=DRTSU-DAT时序分析:保持时间裕量数据保持时间要求与数据保持时间之间的裕量数据保持时间裕量(HoldSlack)=DAT-DRTH时序分析:I/O分析I/O分析采

5、用与前面同步分析中同样的方法必须指定外部器件和PCB上的时序信息时序分析:恢复和移除时间恢复时间:在时钟有效沿之前异步信号必须保持稳定的最小时间移除时间:在时钟有效验之后异步信号必须保持稳定的最小时间异步=同步?异步信号的确不需要时钟,但不是完全与时钟无关不能在时钟的有效沿附近跳变,因为会引起寄存器内部出现亚稳态。时序分析:QuartusII中的时序模型QuartusII中为每个器件建立了两个模型:SlowCorner模型(慢速模型)为每条路径上可能出现的最慢性能的情况建模在高温低电压下出现最慢性能F

6、astCorner模型(快速模型)为每条路径上可能出现的最快性能的情况建模在低温高电压下出现最快性能为什么两个模型:慢速模型是满足建立时间的最坏情况快速模型是满足保持时间的最坏情况对于65nm器件,由于低温情况下的“逆温效应”,QuartusII中还有低温慢速模型。TimeQuestTA与传统时序分析器(ClassicTimeAnalyzer)相比,TimeQuestTimeAnalyzer:采用工业标准的约束方法(SynopsisDesignConstraintsFile)采用工业标准的报告方法可采

7、用GUI或命令行设置约束、运行分析和查看报告可报告任意路径的逐节点的时序信息,并图形化的表示更好地支持65nm及以下制程的FPGA从QuartusII10开始Altera将不再支持ClassicTimeAnalyzerTimeQuestTA:TimeQuestGUITimeQuestTA:SDC文件编辑器可使用GUI中的对话框添加约束语句(Edit–InsertConstraint)语法高亮语法提示TimeQuestTA:图形化的SDC编辑TimeQuestTA:使用TQ的基本步骤生成时序网表输入SD

8、C约束创建SDC文件并读入或读入已有的SDC文件直接在控制台窗口输入约束更新时序网表生成时序报告保存约束TimeQuestTA:使用TQ的流程综合(Synthesize)在TimeQuestTA里添加时序要求(约束)在工程中使能TimeQuestTA布局布线(Fitter)采用TimeQuestTA察看报告、验证时序TimeQuestTA:约束的重要性时序分析告诉我们电路的实际表现会是怎样提供约束告诉分析工具我们希望电路的表现应该是怎样约束描述了一个电路

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