fpga中的时序分析和设计

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1、FPGA中的时序分析和设计本课程涉及的内容时序基础时序分析时序优化时序约束同步设计跨时钟域设计案例时序基础时序分析和设计是为了回答以下问题：为什么同一个FPGA烧写程序在同一个板卡上时好时坏？为什么同一个FPGA烧写程序在不同批板卡上表现不一？设计是否已经稳定？有多大裕量？怎样更稳定？设计是否可以跑得更快，怎样跑得更快？怎样对设计进行完整有效的约束，怎样确定约束是否完整和合理？为什么要进行同步设计，怎样进行同步设计？怎样进行跨时钟域的设计？时序基础数字域上的采样（最简模型）物理模型时序模型时序基础数字域上的采样（内部模型

2、）物理模型时序模型时序基础数字域上的采样（接口模型）物理模型时序模型时序基础数字域上的采样（全模型）FPGA中的时序包括两大部分：1,接口的时序。2,内部的时序。INCLKOUTDQCLRPREDQCLRPRE组合逻辑延时CLR时序分析（模型）三种路径:时钟路径数据路径异步路径*时钟路径异步路径数据路径异步路径DQCLRPREDQCLRPRE两种分析:同步路径–时钟&数据路径异步路径*–时钟&异步信号*在本例中异步路径是指控制寄存器异步信号的路径时序分析（发射沿&锁存沿）CLK发射沿锁存沿DataValidDATA

3、发射沿:“源寄存器”的输入端锁存信号的时钟沿锁存沿:“目的寄存器”的输入端锁存信号的时钟沿。通常发射沿到锁存沿的路径是时序分析工具分析的路径，在有时钟频率约束的情况下，分析和布线工具会保证发射沿到锁存沿小于一个时钟周期(多周期路径除外)。时序分析（建立时间&保持时间）建立时间:时钟沿到来之前，数据必须稳定的最短时间。保持时间:时钟沿到来之后，数据必须稳定的最短时间。建立时间和（或）保持时间不满足是采样出错的根本原因。DQCLRPRECLKTh采样窗DATATsu时钟数据时钟边沿前后，数据均需有个稳定期，以确保准确采样时序

4、分析（数据延时时间）数据延时时间=Tclk1+Tco+TdataCLKREG1.CLKTclk1DataValidREG2.DTdata发射沿DataValidREG1.QTco从发射沿到数据到达目的寄存器输入端的时间REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk1TCOTdata时序分析（时钟延时）时钟延时时间=Tclk2CLKREG2.CLKTclk2锁存沿从时钟输入引脚到采样寄存器时钟引脚的延时REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk2时序分析（时钟歪斜/抖动）CLKREG

5、2.CLK时钟歪斜从时钟输入引脚到采样寄存器时钟引脚的延时REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk2REG2.CLK时钟歪斜/抖动通常都是PS级，在常用S6.C3.V5芯片中甚至是100PS级，在分析时序时加一定的裕量就可以不考虑时序分析（建立时间余量）Tclk2REG2.CLK在锁存沿到来之前，实际数据稳定的时间超出能正确采样的Tsu的余量。建立时间余量大于0是采样稳定的必要条件。TsuCLKREG1.CLKTclk1DataValidREG2.DTdataDataValidREG1.QTcoS

6、etupSlack发射沿锁存沿REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk1TCOTdataTclk2Tsu时序分析（保持时间余量）在锁存沿到来之前，实际数据稳定的时间超出能正确采样的的余量。保持时间余量大于0是采样稳定的必要条件。REG2.CLKTclk2ThCLKREG1.CLKTclk1DataValidREG2.DTdataDataValidREG1.QTcoHoldSlack锁存沿REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk1TCOTdataTclk2Th时序分析（恢复/

7、移除时间）恢复时间:在时钟沿到来之前，数据已经稳定的最短时间。移除时间:在时钟沿到来之后，数据保持稳定的最短时间。跟同步信号的建立时间和保持时间是类似的概念。DQCLRSETCLKTremValidASYNCTrecCLKASYNC时序分析（异步和同步）尽量用同步设计。异步信号一般只在没有时钟的情况下需要复位/置位操作时使用。同步等于所有的动作在时钟这个口令员的口令下同时动作，整齐划一，稳定性可靠。异步等于各信号各自为政，需要设计者搞清他们的关系，把他们都控制和安排好。异步设计不是不可以，但是增大了设计者的工作量，增加了

8、设计的复杂度。ASSPreg1PREDQCLRFPGA/CPLDreg2PREDQCLROSCFPGA/CPLDreg1PREDQCLRreg2PREDQCLR用同步信号控制异步接口（芯片间）用同步信号控制异步接口（芯片内）DataarrivalpathDataarrivalpathDatarequiredpathD