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1、1第6章组合逻辑与时序逻辑 的综合卡诺图：人工设计方法的关键可综合的HDL模型：自动化设计方法的关键综合技术：描述与实现的关键引擎2综合的步骤（1）检测并消除冗余逻辑；（2）查找组合反馈环路；（3）使用无关紧要条件；（4）检测出未用状态；（5）查找和避免相等的状态；（6）进行状态分配；（7）在物理工艺满足面积和/或速度限制的条件下，综合出最佳多级逻辑实现。3数字系统各个层次的描述与综合的关系：行为领域描述结构领域描述物理领域描述算法层寄存器传输层逻辑层电路层版图层高层次综合RTL综合逻辑综合版图综合6.1综合介绍4系统描
2、述的Y图：56.1.1逻辑综合逻辑级描述：一系列连续赋值语句或等效电平敏感行为描述的一组布尔方程。逻辑综合：将逻辑电路描述转换成一个优化的基本门原语网表，并把优化网表映射成由目标工艺物理资源组成的等效电路结构。6逻辑综合工具的构成76.1.2RTL综合RTL描述：一个有限状态机；或一个可以在一个预定义的时钟周期边界上进行寄存器传输的更一般的时序状态机。RTL综合：从一个结构开始，把基于语言的RTL描述转换成可通过逻辑综合工具进行优化的一组布尔方程。86.1.3高级综合行为（算法）描述：仅描述电路的功能，不涉及具体实现细节
3、。高级综合：行为综合、结构综合。其目标是寻找一个能实现某种算法，且资源可被调度和分配的结构形式。两个主要步骤：资源分配、资源调度。产生一个包含数据通道单元、控制单元和存储器的电路结构。910行为描述/综合的优点：1.代码简洁直观代码长度是RTL级代码的1/5~1/32.仿真速度快3.设计空间大4.提高了设计再利用性5.自动化程度高116.2组合逻辑综合可综合的组合逻辑描述方式：（1）结构化的基本门网表；（2）一系列连续赋值语句；（3）一个电平敏感的周期性行为。12例6.6结构化基本门网表的综合1314综合工具：一般要求所
4、需综合的逻辑是无反馈环的结构形式（如：没有交叉耦合的与非门）。函数和任务：不包含不完整的case语句和if语句，也不包含内嵌的时间控制（#、@或wait），则可综合成为组合逻辑。156.2.1优先级结构的综合case语句：通常隐含指定对首先解码的项赋予较高的优先权。if语句：隐含指定第一个分支具有比其余分支较高的优先权。综合工具处理：（1）如分支选择项互不相同，则认为具有相等的优先级别，综合成为一个mux而不是优先级结构。（2）即使分支选择项不是互不相同，也可由用户决定处理方式。16例6.10具有优先级的4选1电路mod
5、ulemux_4pri(outputregy,inputa,b,c,d,sel_a,sel_b,sel_c);always@(sel_a,sel_b,sel_c,a,b,c,d)//always@(*)beginif(sel_a==1)y=a;elseif(sel_b==0)y=b;elseif(sel_c==1)y=c;elsey=d;endendmodule1718b_late如果b_late比其它信号晚到，如何在保证原优先级不变的条件下，修改设计使电路的时序更加优化？19设计思路：将晚到的信号移向输出端，并增加相关
6、控制逻辑。控制逻辑20针对b_late信号优化的4选1电路always@(sel_a,sel_b,sel_c,a,b_late,c,d)beginif((sel_b==0)&&(sel_a==0))y=b_late;elseif(sel_a==1)y=a;elseif(sel_c==1)y=c;elsey=d;end216.2.2逻辑无关项的使用case语句、条件分支（if语句）和条件赋值（？…：）中default语句的使用：（1）default语句赋明确的0值或1值。前、后仿真一致。（2）default语句赋明确的x值
7、或z值。前、后仿真可能不一致。x、z作为任意项处理，可综合出更简洁的电路。22例6.11带锁存的七段码显示2324252627例6.12使用无关项对电路综合的影响modulealu_with_z1(outputalu_out,input[2:0]opcode,input[3:0]data_a,data_b,inputenable);reg[3:0]alu_reg;assignalu_out=(enable==1)?alu_reg:4’bz;always@(opcodeordata_aordata_b)case(opcod
8、e)3’b001:alu_reg=data_a
9、data_b;3’b010:alu_reg=data_a^data_b;3’b110:alu_reg=~data_b;default:alu_reg=4’b0;endcaseendmodule28综合电路：29modulealu_with_z2(outputalu_ou
