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1、第4章Verilog逻辑设计介绍设计者用Verilog完成：（1）编写文本形式的电路建模描述；（2）编译所完成的描述，验证其语法；（3）编写testbench测试平台文件；（4）对模型及其设计功能进行仿真验证；（5）对设计进行综合实现，时序验证。1抽象级(LevelsofAbstraction)Verilog既是一种行为描述的语言，也是一种结构描述语言。Verilog模型可以是实际电路的不同级别的抽象。系统说明-设计文档/算法描述RTL/功能级-Verilog门级/结构级-Verilog24.1组合逻辑的结构化模型结构化模型类似于创建电路图。主要由V
2、erilog原语和模块连接构成。Verilog原语（primitive）：Verilog原语提供基本的逻辑功能，即这些逻辑功能是预定义的，用户不需要再定义。原语是Verilog开发库的一部分。大多数ASIC和FPGA元件库是用这些原语开发的。原语库是自下而上的设计方法的一部分。3原语名称功能andornotbufxornandnorxnorLogicalAndLogicalOrInverterBufferLogicalExclusiveOrLogicalAndInvertedLogicalOrInvertedLogicalExclusiveOrInv
3、erted4原语引脚(pin)的可扩展性原语引脚的数目由连接到门上的net的数量决定。因此当原语输入或输出的数量变化时用户不需要重定义一个新的逻辑功能。所有门（除了not和buf）可以有多个输入，但只能有一个输出。not和buf门可以有多个输出，但只能有一个输入。5带条件的原语Verilog有四种不同类型的条件原语这四种原语只能有三个引脚：output,input,enable这些单元由enable引脚使能。当条件基本单元使能信号无效时，输出高阻态。原语名称功能bufif1条件缓冲器，逻辑1使能bufif0条件缓冲器，逻辑0使能notif1条件反相器
4、，逻辑1使能notif0条件反相器，逻辑0使能6带条件的原语（续）条件原语有三个端口：输出、数据输入、使能输入7MUX的结构级描述，采用Verilog原语(基本门)描述。描述中含有传播延时。moduletwomux(outputout,inputa,b,sl);wirensl,sela,selb;notu1(nsl,sl);and#1u2(sela,a,nsl);and#1u3(selb,b,sl);or#2u4(out,sela,selb);endmodule基本门原语的输出端口必须要写在端口列表的前面，基本门原语的例化名（instancename
5、）是可选的。8自顶向下的设计和嵌套模块例4.216位行波进位（ripple-carry）加法器910moduleAdd_rca_16(outputc_out,output[15:0]sum,input[15:0]a,b,inputc_in);wirec_in4,c_in8,c_in12,c_out;Add_rca_4M1(c_in4,sum[3:0],a[3:0],b[3:0],c_in);Add_rca_4M2(c_in8,sum[7:4],a[7:4],b[7:4],c_in4);Add_rca_4M3(c_in12,sum[11:8],a[11
6、:8],b[11:8],c_in8);Add_rca_4M4(c_out,sum[15:12],a[15:12],b[15:12],c_in12);endmodule11moduleAdd_rca_4(outputc_out,output[3:0]sum,input[3:0]a,b,inputc_in);wirec_in2,c_in3,c_in4;Add_fullM1(c_in2,sum[0],a[0],b[0],c_in);Add_fullM2(c_in3,sum[1],a[1],b[1],c_in2);Add_fullM3(c_in4,sum[2
7、],a[2],b[2],c_in3);Add_fullM4(c_out,sum[3],a[3],b[3],c_in4);endmodule12moduleAdd_full(outputc_out,sum,inputa,b,c_in);wirew1,w2,w3;Add_halfM1(w2,w1,a,b);Add_halfM2(w3,sum,c_in,w1);orM3(c_out,w2,w3);EndmodulemoduleAdd_half(outputc_out,sum,inputa,b;);xorM1(sum,a,b);andM2(c_out,a,b
8、);endmodule1316位行波进位加法器的设计层次14结构化模型中模块使用特点（1）模块可以嵌套在其他
