基于fpga的数字系统设计7

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1、1第7章数据通路控制器的设计和综合数字系统可分为：以控制为主的系统：对外部事件作出反应。以数据为主的系统：完成高速吞吐数据的计算和传输等要求。7.1时序状态机的划分2时序状态机可划分为数据通道单元和控制单元：3数据通道单元主要包括：（1）计算部分（ALU、存储寄存器等）。（2）数据在内部的传输，及数据在计算单元和内部寄存器之间移动的逻辑。（3）数据进出外部环境的数据通路。数据通道单元的特点是对不同数据集执行重复操作。4控制单元主要包括：（1）大量随机（不规则）逻辑。（2）规则结构：多路复用器、比较器、译码器、……5以应用驱动的时序状态机设计步骤

2、：67.2设计举例：二进制计数器方法一：隐式状态机设计modulebinary_counter_imp(outputreg[3:0]count,inputenable,clk,rst);always@(posedgeclkorposedgerst)if(rst==1)count<=0;elseif(enable==1)count<=count+1;endmodule7方法二：基于状态转移图的设计8方法三：基于已划分的状态机设计。即把状态机划分成独立的数据通道单元和控制单元两部分(结构模型)。9数据通道单元包括：（1）保持count的4位寄存器；（

3、2）把count或count+1输到寄存器输入端的多路复用器；（3）增加count的4位加法器控制单元：直接把enalbe传送到数据通道单元10比较：（1）隐式状态机具有最简单的描述，删去了结构上的具体细节，由综合工具实现。（2）基于状态转移图的方法要求有一个详细的状态转移图，状态图的大小随数据通道宽度的增加而增加。（3）基于已划分的状态机有最具体的结构：一个简单的控制器，一个结构化的数据通道单元。11方法四：基于计数器的动作12方法五：已划分的状态机设计，但数据通道单元设计成寄存器传输级（RTL）行为模型，而不是结构模型13例7.1采用RTL级

4、描述的已划分状态机设计141516仿真结果：1718仿真结果：197.3RISC存储程序机的设计与综合2021RISC_SPM的构成：处理器、控制器、存储器（1）对算术逻辑单元（ALU）中的数据进行操作（2）改变存储寄存器中的内容（3）改变程序计数器（PC）、指令寄存器（IR）、地址寄存器（ADD_R）中的内容（4）改变存储器中的内容（5）检索存储器中的数据和指令（6）控制数据在系统总线中的移动227.3.1RISC_SPM:处理器包括：通用寄存器、程序计数器、指令寄存器、算术逻辑单元、操作码寄存器、专用寄存器、地址寄存器、多路选择器及总线结构等

5、。237.3.2RISC_SPM:ALUALU有两个操作数数据通路，data_1和data_2，指令集如下：指令动作ADD两个数据相加data_1+data_2SUB两个数据相减data_2-data_1AND两个数据按位相与data_1&data_2NOT数据data_1按位求反247.3.3RISC_SPM:控制器25控制器的作用：（1）决定何时装载寄存器（2）通过多路选择器选择数据通路（3）决定何时将数据写入存储器中（4）控制结构中的三态总线267.3.4RISC_SPM:指令集2728297.3.5RISC_SPM:控制器设计控制器状态机

6、有三个操作阶段：取指令：从存储器中得到指令译码：编译指令、控制数据通道和装载寄存器执行：产生指令的结果处理时钟周期：取指令需要两个时钟周期，一个时钟周期用来装载地址寄存器，另一个时钟周期用来从存储器中得到给定地址的数据字。译码需一个时钟周期。执行可能需要0个、1个或2个以上的时钟周期，取决于所执行的指令。3032333435363738394041424344454647484950515253此地址单元的数据5455Opcodeoperation5READ2SUB8BRZ1ADD7BR15HALT57statecodestate0idle1fe

7、t12fet23dec4ex15rd16rd27wr18wr29br110br211halt58statecodestate0idle1fet12fet23dec4ex15rd16rd27wr18wr29br110br211halt59Control_UnitProcessing_UnitMemory_Unit647.4设计举例：UART调制解调器（UART：UniversalAsynchronousReceiverTransmitter通用异步收发）主机以并行字格式存储信息，以串行单比特格式传送和接收数据。65基本UART帧格式起始位数据位校验

8、位停止位667.4.1UART的操作发射机控制传输，以并行格式取出数据字并指定UART将该数据以串行格式发射。接收机检测传输情况，完成：