Wishbone简介(完整板)

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1、Wishbone简介一、背景介绍随着以IP核复用为基础的SoC设计技术的发展，工业界及研究组织积极从事相关IP互联标准方案的制定工作，从目前的研究和发展看，影响力较大的有IBM公司的CoreConnect、ARM公司的AMBA和SilicoreCorp公司的Wishbone。Wishbone现在由OpenCores组织维护，是OpenCores建议的片上总线标准，目前已有大量开源的IPCore使用Wishbone总线作为互连标准。Wishbone总线只定义了信号和信号间的时序关系，因此可用于软核、固核和硬核，对

2、硬件描述语言、综合工具和实现手段没有特殊要求。与其他片上总线相比，Wishbone总线结构简单，互连灵活，对用户定制的支持良好，与其他片上总线的互连也较简单，因此随着SOPC技术的发展，有着广泛应用前景。二、总线的整体结构图1给出了Wishbone总线的逻辑结构：图1Wishbone总线的主要特征概括如下：●所有应用使用一个总线体系结构；●简单、紧凑的体系结构；●支持多控制器；●64位地址空间；●8～64位数据总线（可扩展）；●单周期读和写；●RMW（READ-MODIFY-WRITE）周期；●事件周期；●支持

3、重试；●支持内存映射，FIFO（FISRTINFIRSTOUT）和十字互连接口；●提供为较慢设备使用而扼制数据流的机制；●使用者定义标志为，确定数据传输类型；●由终端用户定义仲裁方式。三、Wishbone的信号Wishbone有三种模块分别为SYSCON、MASTER、和SLAVE模块。1、SYSCON模块信号CLK_O:系统时钟的输出，同步了Wishbone连接的所有模块，INTERCON模块将CLK_O输出与MASTER和SLAVE的CLK_I信号相连。RST_O:系统的复位输出，它强制将与Wishbone

4、相连的模块重启，将自启动的状态机复位到初始状态，INTERCON模块将RST_O输出与MASTER和SLAVE的RST_I相连1、MASTER和SLAVE共有的信号CLK_I:模块的系统时钟输入DAT_I():数据输入，最大位宽到64位DAT_O():数据输出，最大位宽64位RST_I():模块的复位输入TGD_I():在MASTER和SLAVE接口中使用，它包含了与数据输入DAT_I()相关的信息，STB_I标记其有效TGD_O():同上，包含了与数据输出DAT_O()相关的信息，STB_O标记其有效2、MA

5、STER模块的信号ACK_I:确认信号输入，当有效时表示一个正常的总线周期的结束ADR_O():二进制地址输出，如果它是以字节为粒度数的，当数据总线是32位时的它的最大地址数就是ADR_O(n..2)，n最大为63。如果它是以WORD为粒度数的，当数据总线为32位是它的最大地址数是ADR_O(n..1)，n最大为63。CYC_O:当其有效时表示一个有效的总线周期正在进行。该信号在整个总线传输中都有效，比如：BLOCK传输时就有一次多个数据的传输，CYC_O就从第一个数据开始标记有效直到最后一个数据。ERR_I:

6、当其有效时表示一个非正常的总线周期的结束。LOCK_O:当其有效时，表示当前的总线传输是不可中断的，LOCK_O有效时表示完全占有总线，一旦开始INTERCON就不能将总线交给其他的MASTER，直到当前MASTER将LOCK_O或者CYC_O置为无效。RTY_I:当其有效时，表示当前访问的接口没有准备好接收或者发送数据，这次传输需要重新开始SEL_O():选通信号，比如，当一个8位的模块访问一个64位的端口时就需要8个SEL_O信号来标记数据。STB_O:有效时，表示一个有效的数据传输周期。TGA_O():与

7、ADR_O()一起使用包含了与ADR_O()相关的信息。TGC_O():与CYC_O一起使用包含了CYC_O相关的信息。WE_O:输出信号，表示当前的总线是处在读还是写周期3、SLAVE模块的信号ACK_O:确认输出，当其有效时表示一个正常总线周期的结束ADR_I():地址输入，与ADR_O()相对应使用CYC_I:与CYC_O相对应使用ERR_O:表示一个非正常的总线周期的结束LOCK_I:与LOCK_O相对应使用RTY_O:表示当前模块没有准备好接收和发送数据SEL_I():与SEL_O()对应使用STB_

8、I:与SEL_O()对应使用TGA_I():与ADR_I()一起使用包含了与ADR_I()相关的信息。TGC_I():与CYC_I一起使用包含了CYC_I相关的信息。WE_I:输入信号，表示当前的总线是处在读还是写周期一、总线的基本操作1、复位操作图2I、wishbone的复位都是同步复位的方式II、Reset的时间可以任意长度III、对于主器件来说在复位时STB_O和CYC_O信号必