欢迎来到天天文库
浏览记录
ID:38230591
大小:193.25 KB
页数:5页
时间:2019-05-25
《WISHBONE共享总线的研究与实现》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、gas2005年全国单片机与嵌入式系统学术交流会论丈集WISHBONE共享总线的研究与实现,强于忠清青岛大学信息工程学院,青岛,266071摘要随着集成电路设计技术的发展,片上系统(SOC)已成为微电子技术当前的研究热点和发展方向。它使用脸证过的各种功能IP核构成系统。片上总线(On-ChipBe.,OCB)是实现SOC中IP4连接的技术手段,目前不少公司和组织研发了面向SO(:设计的总线系统。本文首先介绍了常用的WISHBONE片上总践,分析其特性和使用范圈;接着对WISHBONE总线的共享总线桩
2、接方式进行重.点分析并做了实现;最后,是对WISHBONE片上总线未来的发展趋势的预浏。关抽询SOC,片上总线,WISHBONE,IP1引言随着超大规模集成电路的迅速发展,半导体工业进人深亚微米时代,片上系统SOC'(SystemOnChip)由于多方面优势,逐渐成为嵌入式系统发展的主流。SOC的设计过程中,最具特色的是IP复用技术。选择所需功能的IP核,集成到一个芯片中用。1P核千差万别,IP核的连接就成为构造SOC的关健。片上总线的功能就是实现S。二中IP核连接,实现IP核之间的通信。与板上总线
3、相比。片上总线是一个理想的环境:片上系统模块间不会面临干扰、匹配等传统问题,速度更快.片上总线规范一般需要定义各个模块之间初始化、仲裁、请求传输、响应、发送接收等过程中驱动、时序、策略等关系。片上总线一般选用国际上公开通用的总线结构的实现方案。目前SOC上使用较多的几种片上总线标准—ARM的AMBA,IBMCoreconnect,Silicore的WISHBONE和Alters的Avalon.WISHBONE总线规范是一种片上系统IP核互连体系结构.它定义了一种IP核之间公共的逻辑接口,降低了系统组
4、件集成的难度,提高了系统组件的可重用性、可靠性和可移植性,加快了产品市场化的速度WISHBONE总线规范可用于软核、固核和硬核,对开发工具和目标硬件没有特殊要求,并且几乎兼容已有所有的综合工具,可以用多种硬件描述语言来实现。WISHBONE总线规范的目的是作为一种IP核之间的通用接口,因此它定义了一套标准的信号和总线周期,以连接不同的模块.而不是试图去规范IP核的功能和接口。WISHBONE总线结构十分简单。它仅仅定义了一条高速总线。当然,在一个复杂的系统中,可以采用两条WISHBONE总线的多级总
5、线结构:其一用于高性能系统部分,其二用于低速外设部分,两者之间需要一个接口,这样有助于提高系统的整体性能。这个接口虽然占用一些电路资源,但这比设计并连接两种不同的总线要简单多了。这样,使用WISHBONE总线的系统比采用别的总线要相对简单得多。而且,用户还可以按需要自定义WISHBONE标准,如字节对齐方式和标志位(TAG)的含义等等。还可以加上一些其他特性,很好地满足特定用户的特殊偏求。灵活性是WISHBONE总线的另一个优点。由于IP核种类多样,其间并没有一种统一的连接方式。为满足不同系统的需要
6、,WISHBONE总线提供了四种不同的IP核互连方式,以满足不同性能的IP的禽要:.点到点(point-to-point),用于两IP核直接互连;.数据流(dataflow),用于多个串行IP核之间的数据并发传输;.共享总线(sharedbus),多个II,核共享一条总线‘.交叉开关(crossbarswitch),同时连接多个主从部件,提高系统吞吐量.还有一种片外连接方式.可以连接到上面任何一种互连网络中。比如,两个有WISHBONE接口的不同芯片之间就可以用点到点方式进行连接。863计划.超大规
7、模集成电路设计"专项,课题编号:2003AAIZ1110.第五篇总线技术247WISHBONE总线主要特征如下:.所有应用适用于同一种总线体系结构;.是一种简单、紧凑的逻辑IP核硬件接「1,只需很少的逻辑单元即可实现;.时序非常简单;.主/从结构的总线,支持多个总线主设备;.8-64位数据总线(可扩充);.单周期读写;.支持所有常用的总线数据传输协议,如单宇节读写周期、块传输周期、控制操作及其他的总线事务等,.支持多种TIP核互连网络,如单向总线、双向总线、基于多路互用的互连网络、基于二态的互连网络
8、等;.支持总线周期的正常结束、重试结束和错误结束;.使用用户自定义标记(TAG),确定数据传输类型、中断向量等;.仲裁器机制由用户自定义;.独立于硬件技术(FPGA,ASIC,bipolar,MOS等),IP核类型(软核、固核或硬核)、综合工具、布局和布线技术等WISHBONE总线采用握手协议。当MASTER准备好传输数据时,置STB_O为高,STB-0将保持高状态直到CLKISLAVE将ACK_I,ERR_I或RTY-I之一置为高,数据传输EQ周期结束。这种机制下,
此文档下载收益归作者所有