基于wishbone总线spi%2fi2c+ip核设计和实现的论文硕士论文

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1、论文题目：基于wishbone总线的SPm2CIP核设计与实现学科专业：微电子学与固体电子学研究生：周保文指导教师：卢刚副教授摘要签名：fIII

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15、llY217709在SOC设计越来越复杂的今天，SOC发展面临的两大挑战分别是IP互联和IP复用。采用串行总线协议是解决SOC互联问题最常用的方法，目前大量的串行总线协议被运用在实际的应用中。SPI协议和12C协议是目前应用非常广泛且结构简单的串行总线协议，考虑到SOC集成度越来越高的发展趋势

16、，本文设计了一种集成SPI协议和12C协议的IP核。综合分析对比了ARM的AMBA总线、A1tera的Avalon总线和Silicore的、矾shbone总线的技术特点。Wishbone总线技术简单、灵活、功能强大且易于移植；从经济角度考虑又完全开放，有丰富的免费IP核资源，更易于全面推广，再加上它已被OPENCOI也联盟采用并极力推广。综合考虑以上因素，本文选用Wishbone协议总线接口作为与SOC连接的接口。根据TopDow，Il设计思想，设计基于Wishbone总线的SPI／12CIP核。首先确定设

17、计目标、定义整体的外围接口、划分子模块、确定各模块内部信号关系。然后确定详细的寄存器设计和端口连接。最后采用VemogHDL语言进行本IP核的代码设计，包括DIV时钟分频模块、SmR模块、Wishbonehlterf犯e接口模块、SPIInterf．ace接口模块和12CInter：f．ace接口模块的Vemog代码设计。使用Modelsim、ISE和Synpli矽Pr0软件对本IP核的VerilogHDL代码设计进行了仿真验证和综合分析，分别对DIV时钟分频模块、S11in模块和整体模块进行仿真，其仿真结

18、果符合设计要求。在FPGA开发板上对本IP核进行实物验证，通过建立上层测试模块调用本IP核，实现了FPGA与12CEEPROM和SPIEEPRoM的正常通讯。．关键词：Mshbone总线；SPI；12C；IP西安理工大学硕士学位论文lIAbstractTitle：DesignandImpIementionofSPI，

19、2CIPcorebasedOnWishbOneBuSMajor：MicroelectronicsandSo¨dEIectronicsName：BaoWenZHOUSignature-肱汐陬施S

20、uperVisor：AssoCiateProf．GangLUSignature：TheSOCdesigIlismoreandmorecomplicatedtoday’、ⅣhichchallengesIPinterco肌ecttechIlologyandIPReusethe觚om勾ortecllllology．IthaStlleimponantpracticalsi印ificaIlcetodomeresearch．TlosolVetheIntemetSOCproblem，tlleSerialbuSprotoc

21、olsarethemostcommonlyand丽delyusedmethod．Amongthem，SPIprotocolandthe12Cprotocolareextensivelyusedandtheirstmctu】呛saresimpleserialbuSprotoc01．ConsideringthedevelopmentoftheSOCinc陀asinginte铲ation，thispaperdesignSaIlIPcorewhichime伊atedofSPIprotocoland12Cprotoc

22、01．A胁tIletecllnicalcharacteristicscomparisons锄ongAMBAbuSofARM，AvalonbusofAlteraaIldWishbonebusofSilicore，WishboneprotocolbusinterfaceisusedaStheinterfacewimSOC．TheWishbonebuStechnologyissinlple，nexibleaIldp0WermlaIldeaSyt0traJlsplantation．Inaddition，itisco

23、mpletelyfree而血richIPcoreresourcesaIldeaSyt0promote．IthasbeenadoptedbyOPENCORE射liancea11dtriedtopromote．AccordingtotheTopj)o、VndesignideaS，theSPI／12CIPcoredesi印methodbaSedontheWishbonebusispresented．Firstly，ma