五分频EDA设计

《五分频EDA设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、设计名称：五分频器学院：物理与电子信息工程学院年级：2010级专业：电子信息工程姓名：任海学号：101003044指导老师：吴老师日期：2013年6月17日一、设计目的分频器是数字系统设计中的一种基本电路，我们往往需要通过分频器得到我们所需要的时钟频率。在实际设计中我们经常用到的为整数分频，有时要求等占空比，有时又要求非等占空比。在同一个设计中有时要求多种形式的分频，通常由计数器或计数器的级联结构构成各种形式的任意占空比偶数分频及非等占空比的奇数分频，实现起来比较简单，对于等占空比的奇数分频实现起来会较为困难。本文利用VHDL硬件描述语言，使用Altera公司的FPG

2、A芯片，设计了一种能够实现等占空比的奇数分频器。 二、设计要求用VHDL设计一个占空比为50%的奇数次分频器，即输入为一个标准的时钟信号时，输出为占空比为50%的5次分频器三、设计思路欲实现占空比为 50%的 2N+1分频器，则需要对待分频时钟上升和下降沿分别进行 N/(2N+1)分频，然后将两个分频所得的时钟信号相或便可得到占空比为50%的2N+1分频器。四、仿真结果五、设计源码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityrenisport(clk:instd

3、_logic;k_or,k1,k2:outstd_logic);end;architecturebhvofrenissignalc1,c2:std_logic_vector(2downto0);signalm1,m2:std_logic;beginprocess(clk,c1)beginifrising_edge(clk)thenif(c1="100")thenc1<="000";elsec1<=c1+1;endif;if(c1="001")thenm1<=notm1;elsif(c1="011")thenm1<=notm1;endif;endif;endproces

4、s；process(clk,c2)beginiffalling_edge(clk)thenif(c2="100")thenc2<="000";elsec2<=c2+1;endif;if(c2="001")thenm2<=notm2;elsif(c2="011")thenm2<=notm2;endif;endif;endprocess;k1<=m1;k2<=m2;k_or<=m1orm2;endbhv;六、 心得体会     ＥＤＡ 最大的特点就是比较灵活，它可以实现你所需要的任何数字电路，同时也可以制定出各种电路，这样就大大减少了受制于专用芯片的束缚，真正达到了为自己

5、的产品量身定做。FPGA在设计过程中可以灵活的更改，并且它强大的逻辑资源和寄存器资源可以让你轻松的去发挥设计理念，硬件实现的方式可以应对设计中大量的高速电子线路设计需求。在此基础上，我们完全可以不必修改硬件电路，直接通过修改VHDL 源程序，来增加一些新功能，满足不同用户的需要，实现数字系统硬件的软件化。    本实验最大的难点就是如何确定ｋ１和ｋ２在什么时候翻转，按照原理经过反复调试才得到正确结果。