实验四 集成计数器及其应用

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1、数字电路与逻辑设计实验实验四集成计数器及其应用实验性质：设计性一、实验目的⑴熟悉集成计数器的逻辑功能及各控制端的作用。⑵掌握用集成计数器构成任意进制计数器的方法。二、实验原理计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于分频、程序控制及逻辑控制等。计数器种类繁多，其分类方式大致有以下三种：第一种：按计数器的进制分。通常分为二进制、十进制和N进制计数器。第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类。同步计数器是指内部的各个触发器在同一时钟脉冲作用下同时

2、翻转，并产生进位信号。其计数速度快、工作频率高、译码时不会产生尖峰信号。而异步计数器中的计数脉冲是逐级传送的，高位触发器的翻转必须等低一位触发器翻转后才发生。其计数速度慢，在译码时输出端会出现不应有的尖峰信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用。第三种：按计数加减分类。则有递减、递加计数器和可逆计数器。其中可逆计数器又有加减控制式和双时钟输入式两种。针对以上计数器的特点，我们在设计电路时，可根据任务要求选用合适器件。一些常用的计数器如表4-4-1所示。表4-4-1序号名称型号

3、说明1十进制同步计数器74LS160同步预置、异步清零2四位二进制同步计数器74LS161同步预置、异步清零3十进制同步计数器74LS162同步预置、同步清零4四位二进制同步计数器74LS163同步预置、同步清零5十进制同步加/减计数器74LS190异步置数、无清零端、单时钟输入74LS192异步置数、异步清零、双时钟输入6四位二进制同步加/减计数器74LS191异步置数、无清零端、单时钟输入74LS193异步置数、异步清零、双时钟输入7异步二—五—十进制计数器74LS290异步清零、异步置9下面我们

4、以74LS160、74LS161、74LS190、74LS193、74LS290为例，介绍计数器的一般使用方法，对于表中的其它器件更详细功能介绍请参阅有关手册。1.四位二进制同步计数器74LS161其功能见表4-4-2所示,计数范围0~15。表4-4-2输入输出功能CTPCTTCPD0D1D2D3Q0Q1Q2Q30xxxxxxxx10xx↑d0d1d2d30000d0d1d2d3异步清零同步预置1111↑xxxx加计数110xxxxxx保持禁止计数11x0xxxxx保持禁止计数15数字电路与逻辑设计实

5、验CP:时钟输入端，上升沿有效；Q0~Q3：计数器输出端；CO:进位输出端；D0~D3:并行数据输入端；CTT,CTP:计数控制端；:同步并行置入控制端，低电平有效；:异步清除输入端，低电平有效。该器件具有异步清零、同步预置数功能。当=0时，计数器清零，Q3Q2Q1Q0=0000，与CP无关；当=1、=0时，在CP脉冲上升沿的作用下，D3~D0输入的数据d3d2d1d0被置入计数器，即Q3Q2Q1Q0=d3d2d1d0.进位输出CO=Q3Q2Q1Q0。当CTT=CTP===1时，在CP脉冲上升沿作用下

6、进行加计数。而在CTT和CTP中有低电平时，计数器保持原状态不变。因此，利用CTT、CTP和CO可级联成多级计数器。当计到最大数15时（Q3Q2Q1Q0=1111），CO=1,而小于15时，CO=0，所以CO可作后级计数器CTT、CTP端的控制信号，从而实现多级计数器间的级联。下面介绍几个用74LS161构成N进制计数器的方法。⑴利用异步清零功能构成N进制计数器利用异步清零功能构成N进制计数器时，当计到N个CP脉冲时，将Q0~Q3中的高电平通过与非门将输出的低电平加到异步清零端上，使计数器回到初始的O

7、状态，从而实现了N进制。这时并行数据输入端D0~D3可接任意数据。用74LS161构成的十一进制计数器，其电路如图4-4-1所示。图4-4-1反馈清零法⑵利用同步预置功能构成N进制计数器利用同步预置功能构成N进制计数器时，并行数据输入端D0~D3应接计数起始数据。通常从0开始计数，这时D0~D3应接低电平。当计到(N-1)个CP脉冲时，将Q0~Q3中的高电平通过与非门将输出的低电平加到同步置入控制端上，这样当输入第N个CP脉冲时，计数器将被置数到0，回到初始的计数状态，从而实现了N进制计数。用74LS

8、161构成的十一进制计数器，其电路如图4-4-2所示。图4-4-2置数归零法还可以用预置补数法构成N进制计数器。电路连接方式见图4-4-3所示（两电路功能相同）。此电路的工作状态为5~15。预置端D3D2D1D0=0101，输出端Q3Q2Q1Q0=1111（此时CO=1）。这样，计数器从5开始计数，到15后回到5。由于74LS15数字电路与逻辑设计实验161为16进制，对模N计数器可利用预置（16-N）的方法实现。也可利用0~15中任一段11个状态来实现