逻辑门实验指南Verilog hdl

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1、操作步骤1：建立工作目录，如：C:DocumentsandSettingsAdministrator桌面myfpga。1：打开quatusII软件2：新建工程:点击[File]->NewProjectWizard，进入界面。3：设置工程的工作目录4：设置工程名5：点击[Next]进入下一个界面6：如果没有需要导入到工程中的文件，直接点击Next进入下一个界面。7：按上图所示设置“Family”、“Package”、“Pincount”、“Speedgrade”，选择对应芯片。8：点击Next，进入如下界面，设置仿真工具。9：点击Next，进入下一界面，确认工程

2、信息是否正确。10：如果确认信息无误，点击Finish按钮完成工程创建。11：新建文件，点击[File]->New，如图所示12：选择DesignFiles中的VerilogHDLFile。13：输入代码，例如modulegates2(inputwirea,inputwireb,outputwire[5:0]z);assignz[5]=a&b;assignz[4]=~(a&b);assignz[3]=a

3、b;assignz[2]=~(a

4、b);assignz[1]=a^b;assignz[0]=~(a^b);endmodule温馨提示：模块名(gates2)需要与工程

5、名一致。14：设置管脚：点击[Assignments]->Pins15：在location中输入对应的管脚号。16：点击按钮进行工程编译。17：点击按钮进入下载程序界面。18：点击Close，在Mode中选择JTAG19：点击按钮选择USB-Blaster。20：点击按钮开始烧录。进度条达到100%时表示烧录完成21：改变输入引脚的电平，观察输出的变化。