ch6VerilogHDL语法与要素

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1、VerilogHDL语法与要素延边大学工学院电子信息通信学科许一男VerilogHDL的注释语句有两种形式：（1）单行注释。用符号“//”表示注释的开始，从这个符号开始到本行的结束都被认为是注释，而且它只能注释到本行结束。6.1VerilogHDL语言要素（注释语句）2（2）多行注释。以起始符“/*”开始，到终止符“*/”结束，可以跨越多行，在一对起始符与终止符之间的所有内容都被认为是注释。注释语句3标识符是用户定义的各种名称，可以是模块、端口、寄存器、线网、实例和程序块等元素的名称，比如语句“moduleadder;”就定义了一个标识符adder，而语句“regabc;

2、”则定义了标识符abc。标识符可以是字母、数字和下划线“_”等符号的任意组合序列，但首字符不能是数字，而且单个标识符的总字符数不能多于1024。关键词是语言的保留字，有其特定的和专有的语法作用，用户不能再对这些关键词做新的定义。VerilogHDL共有102个关键词。注意：关键词必须是小写的，如“module”是关键词，而“Module”不是。标识符和关键词4VerilogHDL提供了丰富的数据类型，本章把VerilogHDL的数据分为常量和变量两类，并分别介绍其特点和使用方法。表达式是操作符、操作数和标点符号序列，其目的是用来说明一个计算过程。程序中的大部分语句是由表达

3、式构成的，因此表达式是VerilogHDL的重要部分。数据类型与表达式5在程序运行过程中，其值不能被改变的量称为常量。VerilogHDL有整型、实数型、字符串型3种常量。在整型或实数型常量的任意位置可以随意插入下划线“_”（但是不能当作首符号），这些下划线对数本身并没有意义，但是当数字很长时使用下划线可以提高可读性。6.2常量（constants)6VerilogHDL有4种基本值：0表示逻辑0或“假”；1表示逻辑1或“真”；x表示未知；z表示高阻。注意：x值和z值都是不分大小写的，也就是说，值0x1z与值0X1Z相同。(尽量统一使用小写)VerilogHDL的常量是由

4、以上这4种基本值组成的。7整型常量即整数，VerilogHDL的整数有两种书写格式：十进制数格式,基数格式。（1）十进制数格式是一个可以带正负号的数字序列，代表一个有符号数，如下例：32//十进制数32-15//十进制数-15(1)整形常量8（2）基数格式的数通常是无符号数，形式如下：[size]'basevaluesize定义常量的位数（长度），这是可选项；base是基数，规定这个数据的进制，可以是o或O（表示八进制），b或B（表示二进制），d或D（表示十进制），h或H（表示十六进制）之一；value是一个数字序列，其形式应与base定义的形式相符。这个数字序列中出现的

5、值x和z以及十六进制中的a～f不区分大小写，“?”字符可以代替值z。9下面给出一些典型书写方法，有正确的也有错误的。5'O37//5位八进制数4'D2//4位十进制数4'B1x_01//4位二进制数7'Hx//7位x(扩展的x),即xxxxxxx4'hZ//4位z(扩展的z),即zzzz2'h1?//2位十六进制数，与2'h1z相同8'h2A//在位数和字符之间，以及基数和数值之间允许出现空格4'd-4//非法：数值不能为负3'b001//非法：'和基数b之间不允许出现空格(2+3)'b10//非法：位数不能够为表达式10如果没有定义常量的位数，那么这个数的长度就是相应值

6、的位数，例如：'o721//9位八进制数'hAF//8位十六进制数如果定义的长度大于数字序列的实际长度，通常在数据序列的高位（左侧）补0。但是如果这个数字序列最左边一位为x或z，就用x或z在左边补位，例如：10'b10//左边补0,000000001010'bx0x1//左边补x,xxxxxxx0x1如果定义的长度小于数字序列的实际长度，这个数字序列最左边超出的位将被截断，例如：3'b1001_0011//与3'b011相等5'H0FFF//与5'H1F相等11在VerilogHDL中，实数就是浮点数，实数的定义方式有两种：（1）十进制格式，由数字和小数点组成（必须有小数

7、点），例如：2.05.67811572.120.12.//非法：小数点右侧必须有数字(2)实数型常量122）指数格式，由数字和字符e（E）组成，e（E）的前面必须要有数字而且后面必须为整数，例如：23_5.1e2//其值为23510.0，忽略下划线3.6E2//其值为360.0(e与E相同)5E－4//其值为0.000513字符串常量是由一对双引号括起来的字符序列。出现在双引号内的任何字符（包括空格和下划线）都将被作为字符串的一部分。如下例："INTERNALERROR“"REACHED－>HERE"//空格出现在双引号内，所