cpld及电子cad

《cpld及电子cad》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、CPLD及电子CAD实验报告班号：网选1班序号：___59___学号：2010146118姓名：钟悦同组同学姓名：邹曦CPLD简介：CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。我们实验主要从VHDL环境中编写cpld原理图以及硬件描述。以下以38译码器功能的实现进行说明：1.新建项目file/project2.新建文件file/n

2、ew，绘制原理图3.编译max+plus/compiler4．调节栅格大小为10-20ns，option/gridsize5．加输入波形6．仿真max+plus/simulator7.信号在传输中的误差。Ymq38程序USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYymq38_58_59isport(a:instd_logic_vector(2downto0);D:outstd_logic_vector(7downto0));en

3、d;Architectureoneofymq38_58_59isbeginProcess(a)beginifa="000"thenD<="00000001";elsifa="001"thenD<="00000010";elsifa="010"thenD<="00000100";elsifa="011"thenD<="00001000";elsifa="100"thenD<="00010000";elsifa="101"thenD<="00100000";elsifa="110"thenD<="01000000

4、";elseD<="10000000";endif;endprocess;end;8．进行程序编译后，可生成集成的38译码器，在图形文件窗口下创建模块，file/creatdefaultsymbol新建一个图形文件调出模块，并命名。编程验证逻辑功能方法二：1．指定器件assign/device，选择ACEX1K和EP1K30TC144-12．编译生效max+plus/compiler3.管脚max+plus/floorplaneditor4.生效max+plus/compiler5.max+plus/prog

5、rammer6.下载文件JTAG/MULTI-DEVICEJTAGCHAINSETUP7.无用的文件8.后缀为SOF的文件，点ADD添加。9.CONFIGURE下载第一章：VHDL中的进程、信号与变量1.VHDL中的基本单元结构及基本内容：1.Entity(实体)：像一个黑盒子一样，用来说明模型外部的输入输出特征2.Architecture（构造体）：用来定义模型的内容和功能，每一个构造体必须有一个实体与它相对应，所以两者一般成对出现；3.Generic(类属参量)：规定端口的大小、实体中子元件的数目等；4.

6、Ports（端口）：是实体的一部分，主要用于信号的传输；常见的端口类型有IN（数据只能进实体），OUT（数据只能流出实体），INOUT（即可流进又可流出），BUFFER（数据流进实体同时可被反馈）；5.数据类型:BIT(位类型，只取‘0’或‘1’)；BIT_VECTOR（位矢量类型，包含一组位类型）6.Std_Logic数据类型：电路中有三态逻辑必须用std_logic和std_logic_vector；7.构造体：描述实体的内部结构和逻辑功能，和实体相联系，一个实体可以有多个构造体，构造体的运行时并发的；2

7、.VHDL进程:进程语句是VHDL中最重要的语句，具有并行和顺序行为的双重性，其特点主要有：1.进程和进程语句之间是并行的关系；2.进程内部是一组连续执行的顺序语句；3.进程语句与结构体中的其余部分进行信息交流是靠信号来完成的；4.一个构造体可以有多个进程语句；5.进程的基本格式：【进程标号：】PROCESS[(信号敏感表)]IS<说明区>BEGIN<顺序语句>ENDPROCESS[进程标号];6.进程举例这里看一下60进制计数器的进程。Libraryieee;USEieee.std_logic_1164.a

8、ll;USEieee.std_logic_unsigned.all;ENTITYjsq60_58_59isport(clk:instd_logic;clr:instd_logic;en:instd_logic;c,d:outstd_logic_vector(3downto0);carry:outstd_logic);end;Architectureoneofjsq60_58_59issignalm,