cpld与电子cad报告

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1、EDA实验室CPLD与电子CAD报告班号：序号：学号:姓名：同组同学姓名：三峡大学电气与新能源学院14LaboratoryofElectronicDesignAutomation，CollegeofElectricalEngineering&NEWEnergy，ChinaThreeGorgesUniversityEDA实验室第一章VHDL中的并行语句，进程在经过2到10周的学习中，老师在第一堂中为我们讲解了一下VHDL语言，其实就并行语句和进程详尽的讲解了一番。并行语句是VHDL区别于传统软件描述语言最显著的一个

2、方面。各种并行语句在结构体中是同时并发执行的，也就是说，只要某个信号发生变化，都会引起相应语句被执行而产生相应的输出，其执行顺序与书写顺序没有任何的关系。但在一个结构体内，各进程内部的语句是顺序执行的。在实际编程时，应将并行语句和顺序语句灵活运用才符合VHDL的设计要求和硬件特点。VHDL的设计单元有实体和构造体其中，实体说明模型的外部输入输出特征，而对于构造体，每一个构造体必须有一个实体与它相对应，所以两者一般成对出现。在第一章的学习过程中，我了解了VHDL语言中的一些关键字的含义，如VHDL中的进程，信号，变

3、量等。其中，进程语句是VHDL中最重要的语句，具有并行和顺序行为的双重性，另外，进程和进程之间是并行关系，在进程的内部是一组连续执行的顺序语句，进程语句与构造体中的其余部分进行信息交流是靠信号完成的。进程语句：一个结构体内可以包含多个进程语句，多个进程之间是同时执行的。进程语句本身是并行语句，但每一个进程的内部则由一系列顺序语句构成。说明语句：类型，变量，常量，函数，过程的声明和定义Begin顺序语句；。。。。。。。顺序语句Endprocesss;例子:关于process(clk)begin           

4、                   ifclk'eventandclk='1'then                                 a<=d;        --d,q为port，a,b为signal                                      b<=a;                                 q<=b;                             endif;                     end  proces

5、s;中的一些问题！14LaboratoryofElectronicDesignAutomation，CollegeofElectricalEngineering&NEWEnergy，ChinaThreeGorgesUniversityEDA实验室首先，此进程描述的是当clk上升沿发生时，将信号由portd输入到a到b,再由portq输出。2、第二章信号、变量、顺序语句VHDL语言程序执行到该语句时，首先要进行条件判断，之后才进行信号赋值。如果满足条件，就将该条件前面那个表达式的值赋给目标信号；如果不满足条件按，就

6、继续判断，直到最后一个表达式，如果前面的条件均不满足就无条件的赋值给最后一个表达式，因为最后一个表达式赋值无需条件。选择信号赋值语句语法结构：with表达式select         目标信号<=表达式1when选择条件1，                               表达式2when选择条件2，                               ...                                表达式nwhen选择条件n；该语句在赋值之前需要对条件进行判断，附和条

7、件则赋值，否则继续判断，直到最后一个语句。选择赋值语句需要把表达式的值在条件中都列举出来。 信号（signal）               变量（variable）赋值：                 <=                                         ：=定义：           在结构体中                           在进程中适用范围：   全局                                         某个进程中延迟：  

8、         有                                                无赋值：          在进程结束时                          立即赋值注意几点：14LaboratoryofElectronicDesignAutomation，CollegeofElectricalEngineering&NE