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时间:2019-04-29
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1、实验五时序逻辑电路(计数器和寄存器)一、实验目的1.掌握同步计数器设计方法与测试方法。2.掌握常用中规模集成计数器的逻辑功能和使用方法。4.掌握双向移位寄存器的逻辑功能、使用方法及应用。二、实验资料1.计数器计数器不仅可用来计数,也可用于分频、定时和数字运算。在实际工程应用中,一般很少使用小规模的触发器组成计数器,而是直接选用中规模集成计数器。下面介绍几种常见的集成计数器。(1)四位二进制(十六进制)计数器74LS161(74LS163)74LSl61是同步置数、异步清零的4位二进制加法计数器,其功能表见表5.1。74LSl63是同步置
2、数、同步清零的4位二进制加法计数器。除清零为同步外,其他功能与74LSl61相同。二者的外部引脚图也相同,如图5.1所示。表5.174LSl61(74LS163)的功能表清零预置使能时钟预置数据输入输出工作模式RDLDEPETCPABCDQAQBQCQD0××××()××××0000异步清零10××DADBDCDDDADBDCDD同步置数110××××××保持数据保持11×0×××××保持数据保持1111××××计数加法计数图5.174LS161(74LS163)外部引脚图(※)有关74LS161(74LS163)其他参数请查阅相关手册
3、。(2)异步模2-5-10计数器74LS29074LS290包括模2和模5两个独立的下降沿触发计数器,有清零和置9功能。模2计数器的时钟输入端为CPA,输出端为QA;模5计数器的时钟输入端为CPB,输出端由高到低依次为QD、QC、QB、QA;74LS290外部引脚图,如图5-2所示。74LS290可接成模2、模5和模10计数器。QA端与CPB时钟端相连接,输出为8421BCD码,高低位顺序为QDQCQBQA;QD端与CPA时钟端相连接,输出为5421BCD码,高低位顺序为QAQDQCQB。74LS290的功能表见表5.2。图5.274L
4、S290外部引脚图表5.274LS290的功能表复位输入置位输入时钟输出R0(1)R0(2)R9(1)R9(2)CPQAQBQCQD110××000011×0×0000××11×10010×0×计数0××0计数×00×计数×0×0计数(3)同步可预置加减计数器74LS19374LS193为双时钟输入4位二进制同步可逆计数器,具有计数、预置及清零功能。74LSl93的功能见表5.3,外部引脚图见图5.3。表5.374LSl93的功能表清零预置时钟预置数据输入输出RDLDCPUCPDABCDQAQBQCQD1×××××××000000××D
5、ADBDCDDDADBDCDD011××××加计数011××××减计数图5.374LS193外部引脚图(4)集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类,第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类,可利用时序逻辑电路的设计方法步骤进行设计(具体步骤见教材)。第二类,当计数器的模M较小时用一片集成计数器即可以实现,当M较大时,可通过多片计数器级联实现。两种实现方法:反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型
6、计数器(※)具体实现请参考实验资料22.寄存器(1)中规模集成4位双向移位寄存器7419474LSl94为多功能移位寄存器,具有左移、右移、置数、保持和清除功能。74194的功能见表5.4,外部引脚图见图5.4。表5.474LS194功能表输入输出工作模式清零方式串行输入并行输入时钟RDS1S0DSLDSRD0D1D2D3CPQ0Q1Q2Q30×××××××××0000异步清零100×××××××保持101×1××××↑11右移101×0××××↑00右移1101×××××↑11左移1100×××××↑00左移111××abcd↑abc
7、d并行置数图5.474LS194引脚图(2)示例用74LS194实现四相序列脉冲发生器(环形计数器)电路图如图5.5所示,当启动信号输入正脉冲时,S1=S0=1,寄存器执行并行置数功能,。启动信号消除后,S1=0,S0=1,开始执行右移功能。表5.5是四相序列脉冲发生器电路状态表。图5.5序列脉冲发生器电路图表5.5四相序列脉冲发生器电路状态表移位序列信号DSR(Q3)Q0Q1Q2Q3110111211011311101401110510111上面的四相序列脉冲发生器电路也可看作一个4位的环形计数器,由电路可以看出该环形计数器不具备自启
8、动功能。三、实验设备与器件本实验完成方式有两种:实物实验和虚拟仿真实验1.实物实验设备:THHD-2型数字电子技术实验箱、示波器、信号源器件:74LS161(74LS161)、74LS290、74LS193
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