毕业论文--2.5G Hz PLL 锁定检测电路分析实现 

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1、西安邮电学院毕业设计（论文）题目：2.5GHzPLL锁定检测电路分析实现院（系）：计算机科学与技术专业：电子信息科学与技术班级：电科0203班学生姓名：廖建军导师姓名：蒋林职称：教授起止时间：2006年03月06日至2006年06月11日西安邮电学院毕业设计(论文)任务书学生姓名廖建军指导教师蒋林职称教授院（系）计算机科学与技术专业电子信息科学与技术题目2.5GHzPLL锁定检测电路分析实现任务与要求对2.5GHzPLL锁定检测电路进行一定层次的正向设计，在此基础上对反向提取的全定制电路进行分析整理，通过重新设计使其在SMIC0.18CMOS模型下通过晶体

2、管级仿真，要求提交：1、2.5GHzPLL锁定检测电路工作原理分析报告；2、2.5GHzPLL锁定检测电路正向设计方案；3、2.5GHzPLL锁定检测电路反向提取分析整理结果；4、2.5GHzPLL锁定检测电路SMIC0.18CMOS下的重新设计；5、2.5GHzPLL锁定检测电路晶体管级仿真报告；6、2.5GHzPLL锁定检测电路的Verilog硬件语言描述。开始日期2006年03月06完成日期2006年06月11院（系）主任(签字)2006年01月26日西安邮电学院毕业设计(论文)工作计划学生姓名廖建军指导教师蒋林职称教授院（系）计算机科学与技术专业电

3、子信息科学与技术题目2.5GHzPLL锁定检测电路分析实现_______________________________________________________工作进程起止时间工作内容第1周3.6～3.12完成知识储备，认真复习模拟CMOS集成电路设计方法及其基本理。第2周3.13～3.19掌握PLL的工作原理，学习UNIX操作系统的基本操作，提交毕业设计开题报告。第3周3.20～3.26学习HSPICE仿真工具的使用和CANENCE等EDA仿真工具的使用。第4周3.27～4.2完成2.5GHZPLL锁定检测电路的正向设计方案，提供2.5GHZPL

4、L锁定检测电路的正向设计方案报告。第5周4.3～4.9对反向提取的全定制电路进行分析整理。第6周4.10～4.16继续对反向提取的全定制电路进行分析整理。第7周4.17～4.23提供分析整理报告，并进行中期检查。第8周4.24～4.30通过重新设计使其在SMIC0.18CMOS模型下通过晶体管级仿真。第9周5.1～5.7提供SMIC0.18CMOS模型下通过晶体管级仿真报告。第10周5.8～5.14提供2.5GHzPLL锁定检测电路晶体管级仿真报告。第11周5.15～5.21用Verilog硬件描述语言编写检测电路原代码，并进行后期检查。第12周5.22～

5、5.28毕业设计论文。第13周5.29～6.4完成毕业设计论文。第14周6.5～6.11完成毕业设计答辩。主要参考书目(资料)主要参考书目(资料)1、相关论文（电子版）；2、蒋林：XDD6999锁相环单元设计方案draft2.0，2004；3、CMOS模拟电路设计；4、HSPICE手册；5、CANENCE手册；褚振勇翁木云,FPGA设计及应用,西安：电子科技大学出版社，2003.7；主要仪器设备及材料1、SUN工作站；2、EDA工具软件（CANENCEHSPICE等）；3、相关的图书资料。论文(设计)过程中教师的指导安排每周听取学生工作汇报，并进行专门指导

6、至少1～2次；随时解决学生设计中遇到的问题。对计划的说明无西安邮电学院毕业设计(论文)开题报告计算机科学与技术院（系）电子信息科学与技术专业2002级03班课题名称：2.5GHzPLL锁定检测电路分析实现学生姓名：廖建军学号：04022091指导教师：蒋林报告日期：2006年03月13日1.本课题所涉及的问题及应用现状综述本课题来源于科研项目，PLL即锁相环在显示电子学和通信领域中获得广泛的应用。随着VLSI技术的发展，使得高速锁相环的设计与实现成为了可能。锁相环是把输出相位和输入相位相比较的反馈系统。本课题就是要在广泛调研、收集资料的基础上，深入PLL的

7、工作原理，理解锁相环的电路结构，认识到锁相环由三部分组成，分别是鉴相器PD、低通滤波器LPF、压控振荡器VCO。鉴相器的功能是完成相位的比较，低通滤波器的功能是滤去高频分量，振荡器的功能是改变震荡频率。锁相环是鉴相器与压控振荡器组成的反馈系统，鉴相器比较输入和输出的相位，产生一个误差去改变VCO的振荡频率，直到相位对齐，也就是达到相位锁定。本课题所涉及的主要问题是对输入信号和反馈信号的检测,以便检测出锁相环是否达到了锁定状态,再对高速2.5GHzPLL锁定检测电路进行一定层次的正向设计，在此基础上对反向提取的全定制电路进行分析整理，通过重新设计使其在SMI

8、C0.18CMOS模型下通过晶体管级仿真并用Verilog硬件语言