锁定检测电路分析实现论文

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1、锁定检测电路分析实现毕业论文目录摘要IAbstractII1引言122.5GHzPLL锁定检测电路工作原理分析22.1锁相环结构简介22.2锁相环的作用简介22.3锁定检测332.5GHzPLL锁定检测电路总体设计方案53.1概述53.2设计目标63.3顶层设计方案73.4验证与测试1142.5GHzPLL锁定检测电路反向提取分析124.1锁定检测电路外部引脚124.2锁定检测电路内部结构134.3锁定检测电路的实现154.4反向提取的锁定检测电路图1652.5GHzPLL锁定检测电路SMIC0.18

2、工艺下重新设计175.1反相器设计175.2D触发器设计185.3计数器设计185.4十八输入或非门设计195.5与非门设计205.6时钟设计215.7锁定检测电路设计小结2162.5GHzPLL锁定检测电路HSPICE下晶体管级仿真22II6.1触发器模块仿真测试226.2异或门仿真测试236.3十八输入或非门仿真测试246.4与非门仿真测试256.5锁定检测电路整体仿真测试2672.5GHzPLL锁定检测电路verilogHDL语言描述307.1基本模块的描述307.2锁定检测电路的整体描述328

3、结论33致谢84参考文献84附录：锁定检测电路的Verilog硬件语言描述84II2.5GHzPLL锁定检测电路分析实现摘要在集成电路设计中，需要使芯片上内部时钟和外部时钟同步，希望在外部时钟输入的高频率下使用芯片的内部时钟。基于以上两点，锁相环常常用于产生芯片上的内时钟。但是随着处理器频率的提高，传统的数字锁相环已经不能满足要求。在本文中，我们将展现一个新的锁相环锁定检测方法。锁定检测的功能是检测锁相环是否达到锁定。2.5GHzPLL锁定检测电路分析实现，就是要完成锁定检测电路的正向总体设计方案，锁

4、定检测电路的反向提取，再在反向提取电路的基础上在SMIC0.18um工艺下进行重新设计，并完成HSPICE下的晶体管级仿真。2.5GHzPLL锁定检测电路分析实现的难点与重点是反向电路的提取和SMIC0.18工艺下的重新设计。本文所讨论的锁相环能够锁定更高频率的时钟。该锁定检测电路采用比较成熟的SMIC0.18um工艺。锁相环的压控震荡器的输出频率可以高达2.5GHZ。另外，该锁相环能够锁定高达到2.5GHZ的输出频率。我们采用模拟电路来代替以往的数字的锁定检测电路。在SMIC0.18um工艺下，采用

5、本文所讨论的锁定检测电路而设计的锁相环相对其他的锁相环而言，具有更大的优越性。关键词：锁相环锁定检测SMIC0.18um工艺集成电路332.5GHzPLL锁定检测电路分析实现AbstractInintegratedcircuitdesign,weneedtomaketheinternalclockandtheexteriorclockofthechipsynchronous,wealsohopetousetheinternalclockofthechipunderthehighfrequencyclo

6、ckoftheexterior.Accordingtotheabove,Phase-lockedloops(PLLs)areusuallyusedtocreateinsideclockofthechip.Butalongwiththeexaltationoftheprocessorfrequency,thetraditionaldigitalPLLhasalreadycan'tsatisfytherequest.Inthispaper,anewmethodofPLLlockdetectorwillbe

7、presented.ThefunctionofthePLLlockdetectoristotestPLLwhetherattaintotargetornot.Theanalysisandrealizationofthe2.5GHzPLLlockdetectoristocompletetotaldesignproject,tocompletetheanti-todistillofcircuit,baseontheanti-todistillofthecircuitandcarryonre-designi

8、ngintheprocessofSMIC0.18um,andcompletetheHSPICEsimulationofthetransistorclass.Thedifficultyandimportanceofanalysisandrealizationofcircuitof2.5GHzPLLlockdetectoristheanti-todistillofthecircuitandre-designundertheprocessofSMIC0.18u