集成电路系统设计实验报告

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1、实验报告姓名###学号###专业##班级##一、设计/实验项目名称：集成电路系统EDA软件使用简介基本内容描述：了解门电路元件库，了解逻辑电路的仿真，了解原理图文件的综合和下载。输入端为：A、B、C;输出端为：O0、O1、O2、O3、O4、O5、O6、O7。二、电路设计及原理了解元件设计图如图1所示。图1.了解元件电路设计图了解元件电路通过添加与门和非门，实现了ABC的各种情况输出，结果由O0~O7输出端输出。三、设计电路仿真与分析了解元件电路仿真图如图2所示，由仿真可得出ABC的所有可能输出结果。图2.了解元件电路仿真图四、实验结论23由仿真实验可知：设计电路正确，实现了A

2、BC的所有组合输出。实验报告姓名##学号###专业##班级##一、设计/实验项目名称：多选一选择器电路的设计基本内容描述：完成2选1多路选择器mux21a的设计及仿真，其中a、s、b为输入端，y为输出端；完成4选1多路选择器mux41a的设计及仿真，其中A0、A1、O0、O1、O2、O3为输入端，Y为输出端。二、电路设计及原理2选1多路选择器mux21a的设计电路图如图2.1所示。4选1多路选择器mux41a的设计电路如图2.2所示。图2.12选1多路选择器mux21a设计电路图图2.24选1多路选择器mux41a设计电路图2选1多路选择器mux21a中，s为地址码输入端，决

3、定输出端y输出a或b的输入信号。同样的，4选1多路选择器mux41a中，A0、A1为地址码输入端，决定输出端Y输出输入端A0~A1中的其中一个信号。三、设计电路仿真与分析2选1选择器mux21a的功能仿真图如图2.3所示，该电路通过地址选择输入端s选择输出端y输出的是输入端a或b的输入信号。23图2.32选1多路选择器mux21a的仿真图4选1选择器mux41a的功能仿真图如图2.4所示，该电路通过选择输入端A0与A1选择输出端Y输出的是输入端A0~A7中的哪一个输入信号。图2.44选1多路选择器mux41a的仿真图一、实验结论由仿真实验可知：（1）2选1多路选择器mux21

4、a与4选1多路选择器mux41a的电路设计正确，实现了数据选择器的功能，数据选择器通过地址码选择输出的信号。（2）在本实验中2选1多路选择器mux21a通过地址码输入端s控制输出，4选1多路选择器则通过地址码输入端A0、A1控制输出。实验报告姓名##学号###专业###班级##二、设计/实验项目名称：一位全加器电路的设计基本内容描述：完成双2选1多路选择器的设计及仿真，完成一位半加器的设计及仿真，利用已经设计好的半加器完成一位全加器的设计及仿真和一位全减器的设计及仿真。三、电路设计及原理（1）双2选1多路选择器双2选1多路选择器的基本单元（mux21a）设计原理图如图3.1所

5、示，双2选1多路选择器以图3.1设计电路生成的设计图如图3.2所示。图3.1基本单元（mux21a）设计原理图基本单元二选一多路选择器mux21a23可通过地址码输入端s控制输出端y的输出,当s为高电平时输出输入端b接收的信号，当s为低电平时输出输入端a接收的信号。图3.2双2选1多路选择器的设计电路双2选择器以二选一多路选择器为基本单元设计而成，通过地址码输入端s0与s1控制输出端outy的输出。当s1s0=00时，输出输入端a1的输入信号；当s1s0=01时输出输入端a2的输入信号；当s1s0=10时输出输入端a3的输入信号。（2）一位全加器的设计一位半加器h_adder

6、的设计电路图如图3.3所示，以一位半加器h_adder为基本单元设计的一位全加器f_adder设计图如图3.4所示。图3.3一位半加器h_adder的设计电路图一位半加器h_adder电路可实现如表一所示的逻辑功能。表一图3.4一位全加器f_adder的设计电路一位全加器f_adder的加数输入输入端为ain和bin，前一位进位端为cin,均为输入端；输出端有cout和sun，cout为进位端，sum为输出端。要相加的数在输入端ain与bin输入，在输出端sum就课得出本位的相加结果，输出端可得出是否有进位。（3）一位全减器的设计一位全减器f_subber以一位半加器a_dd

7、er为基本元件设计而成，其设计原理图如图3.5所示。该一位全减器可以实现输入端x与y的想减，输出端differ可输出相减数本位的计算结果，输出端sub_out显示向高位的借位，输入端sub_in显示向低位的借位。23图3.5一位全减器f_subber的设计电路一、设计电路仿真与分析（1）双2选1多路选择器的设计双2选1的多路选择器的功能仿真图如图3.6所示。由仿真图可以看出该双2选1多路选择器的设计通过地址输入码s0与s1控制输出端的输出信号。图3.6双2选1多路选择器仿真图（2）一位全加器的设计一位半